[發(fā)明專利]用于列級(jí)ADC架構(gòu)CMOS圖像傳感器的高速數(shù)據(jù)讀出電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201711025224.8
• 申請(qǐng)日: 2017-10-27
• 公開（公告）號(hào): CN107734273B
• 公開（公告）日: 2019-11-05
• 發(fā)明（設(shè)計(jì)）人: 吳治軍;李夢(mèng)萄;劉昌舉;李毅強(qiáng);張靖
• 申請(qǐng)（專利權(quán)）人: 中國電子科技集團(tuán)公司第四十四研究所
• 主分類號(hào): H04N5/3745
• 分類號(hào): H04N5/3745;H04N5/378
• 代理公司: 重慶樂泰知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 50221
• 代理人: 劉佳

本發(fā)明提供一種用于列級(jí)ADC架構(gòu)CMOS圖像傳感器的高速數(shù)據(jù)讀出電路，包括多位數(shù)據(jù)讀出電路，針對(duì)每位數(shù)據(jù)讀出電路中每列第一數(shù)據(jù)讀出電路，其第一MOS管的柵極和反相器的輸入端連接對(duì)應(yīng)列SR存儲(chǔ)器的對(duì)應(yīng)位輸出端，源極接地，漏極連接第三MOS管的源極，反相器的輸出端連接第二MOS管的柵極，第二MOS管的源極接地，漏極連接第四MOS管的源極，第三MOS管和第四MOS管的柵極連接垂直尋址電路輸出的對(duì)應(yīng)列選通信號(hào)，第三MOS管的漏極通過對(duì)應(yīng)第一寄生電容和第一寄生電阻、第一跨阻放大器連接電壓放大器的負(fù)輸入端，第四MOS管的漏極通過對(duì)應(yīng)的第二寄生電容和第二寄生電阻、第二跨阻放大器連接電壓放大器的正輸入端，電壓放大器的輸出端讀出信號(hào)。

技術(shù)領(lǐng)域

本發(fā)明屬于圖像傳感器領(lǐng)域，具體涉及一種用于列級(jí)ADC(Analog-to-DigitalConverter，模數(shù)轉(zhuǎn)換)架構(gòu)CMOS(Complementary Metal-Oxiade Semiconductor，金屬氧化物半導(dǎo)體元件)圖像傳感器的高速數(shù)據(jù)讀出電路。

背景技術(shù)

圖像傳感器是組成數(shù)字?jǐn)z像頭的重要組成部分。根據(jù)元件的不同，可分為CCD(Charge Couple Device，電荷耦合元件)和CMOS兩大類。CMOS圖像傳感器獲得廣泛應(yīng)用的一個(gè)前提是其所擁有的較高靈敏度、較短曝光時(shí)間、日漸縮小的像素尺寸和大規(guī)模生產(chǎn)的低成本效應(yīng)。

隨著CMOS技術(shù)在大規(guī)模生產(chǎn)中的應(yīng)用，基于CMOS技術(shù)的許多產(chǎn)品在成本方面體現(xiàn)出越來越多的優(yōu)勢(shì)。尤其隨著CMOS技術(shù)特征尺寸的不斷降低(scaling down)單位面積芯片的成本也在不斷減小。因此，得益于此，基于CMOS技術(shù)的圖像傳感器比CCD圖像傳感器表現(xiàn)出更強(qiáng)的競(jìng)爭(zhēng)力。

CMOS圖像傳感器的重要發(fā)展方向之一就是向大像素、高分辨率圖像傳感器領(lǐng)域發(fā)展，主要的表現(xiàn)在于CMOS圖像傳感器的分辨率不斷提高，而分辨率的提高將會(huì)帶來圖像傳輸速度的下降。然而，對(duì)于某些視頻應(yīng)用來說，不僅要求CMOS圖像傳感器的分辨率不斷提高，而且要求CMOS圖像傳感器的全畫幅數(shù)據(jù)讀出速率也不斷提高。例如，對(duì)于一個(gè)1080p高清和VGA(Video Graphics Array，視頻圖像陣列)格式的CMOS圖像傳感器芯片來說，兩個(gè)都要求有每秒25幀以上的數(shù)據(jù)傳輸速率，但是顯然，1080p高清的數(shù)據(jù)讀出速率要遠(yuǎn)高于VGA格式。

目前，CMOS圖像傳感器通常采用列級(jí)ADC架構(gòu)CMOS圖像傳感器，架構(gòu)示意圖如圖1所示，主要包括由M×N像素陣列、水平尋址電路、M列列級(jí)ADC電路、M列列級(jí)SR電路、M列數(shù)據(jù)讀出電路、垂直尋址電路和其他電路。列級(jí)ADC架構(gòu)CMOS圖像傳感器的圖像數(shù)據(jù)傳輸方法是通過與像素陣列列數(shù)相同個(gè)數(shù)的M列列級(jí)ADC將一行像素的數(shù)據(jù)經(jīng)讀取模擬信號(hào)、轉(zhuǎn)換為數(shù)字信號(hào)，并把各自列的像素?cái)?shù)字信號(hào)儲(chǔ)存在與列級(jí)ADC一一對(duì)應(yīng)相連的M列列級(jí)存儲(chǔ)器SR電路中；然后，通過垂直尋址電路尋址選通M個(gè)數(shù)據(jù)讀出電路依次把M個(gè)列級(jí)數(shù)據(jù)進(jìn)行讀出。

限制CMOS圖像傳感器的數(shù)據(jù)傳輸速率主要為數(shù)據(jù)讀出電路模塊，用于列級(jí)ADC架構(gòu)CMOS圖像傳感器典型數(shù)據(jù)讀出結(jié)構(gòu)如圖2所示。由于行方向寄生電阻、寄生電容存在的影響，使整個(gè)圖像的數(shù)據(jù)傳輸速度受到了限制，且當(dāng)像素陣列的列數(shù)較多或像素面積較大時(shí)，會(huì)繼續(xù)增加數(shù)據(jù)傳輸時(shí)間。

發(fā)明內(nèi)容

本發(fā)明提供一種用于列級(jí)ADC架構(gòu)CMOS圖像傳感器的高速數(shù)據(jù)讀出電路，以解決目前CMOS圖像傳感器數(shù)據(jù)讀出速率較低的問題。