[發明專利]存儲器件及包括該存儲器件的半導體封裝體

有效

• 申請號: 201710997136.8
• 申請日: 2017-10-20
• 公開（公告）號: CN108062964B
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 邊相鎮
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/02
• 分類號: G11C29/02;G11C29/42;G11C29/00
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 王建國;厲錦

一種半導體封裝體包括：彼此層疊的存儲器件以及用于存儲器件之間的通信的層間通道，其中，每個存儲器件包括：數據焊盤；存儲核；數據輸入/輸出電路，經由數據焊盤來輸入/輸出數據；層間通道傳送電路，將來自存儲核的讀取數據傳送給層間通道，以及將經由數據輸入/輸出電路而輸入的數據傳送給層間通道；層間通道接收電路，接收層間通道的數據；讀取錯誤校正電路，校正從層間通道接收電路傳送來的數據的錯誤以產生錯誤校正過的數據，以及將錯誤校正過的數據傳送給數據輸入/輸出電路；以及寫入錯誤校正電路，基于從層間通道接收電路傳送來的數據來產生要儲存在存儲核中的奇偶校驗數據。

技術領域

本發明的示例性實施例總體而言涉及一種存儲器件及包括該存儲器件的半導體封裝體。

背景技術

近來，在幾乎所有的電子系統中都使用存儲器件。存儲器件的容量和數據速率與日俱增。正進行大量的研究以將更多具有更大容量的存儲器件安裝在較小面積之內，以及有效地驅動存儲器件。

此外，為了增加半導體芯片的集成度，存儲芯片安放技術正改變成三維(3D)方案，在三維方案中，多個存儲芯片可以按照3D結構層疊。通常，3D存儲芯片安放方案可以提升半導體芯片的集成度和容量，同時減小芯片尺寸。

3D存儲芯片安放方案的一個示例為硅通孔(TSV)方案。TSV方案為諸如傳輸速率隨距離模塊上的控制器的距離而退化或者封裝上的改變和數據帶寬的脆弱性的問題提供解決方案。根據TSV方案，多個層疊的存儲芯片經由穿透層疊芯片的路徑和形成在路徑中的電極來彼此通信。

發明內容

本發明的實施例針對一種包括多個存儲器件的半導體封裝體中的高效錯誤校正技術。

在根據本發明的一個實施例中，半導體封裝體包括：彼此層疊的多個存儲器件以及用于多個存儲器件之間的通信的層間通道，其中，多個存儲器件中的每個包括：數據焊盤；存儲核；數據輸入/輸出電路，經由數據焊盤來輸入/輸出數據；層間通道傳送電路，將來自存儲核的讀取數據傳送給層間通道，或者將經由數據輸入/輸出電路而輸入的數據傳送給層間通道；層間通道接收電路，接收層間通道的數據；讀取錯誤校正電路，校正從層間通道接收電路傳送來的數據的錯誤以產生錯誤校正過的數據，以及將錯誤校正過的數據傳送給數據輸入/輸出電路；以及寫入錯誤校正電路，基于從層間通道接收電路傳送來的數據來產生要儲存在存儲核中的奇偶校驗數據。

多個存儲器件之中的一個存儲器件可以為主存儲器件，而其他存儲器件可以為從存儲器件，且主存儲器件的數據焊盤可以電連接到半導體封裝體的外部中的外部數據線，而從存儲器件的數據焊盤可以被禁止。

主存儲器件的讀取錯誤校正電路可以被使能，而從存儲器件的讀取錯誤校正電路可以被禁止。

當半導體封裝體中的多個存儲器件執行讀取操作時，主存儲器件的讀取錯誤校正電路可以執行錯誤校正操作。

主存儲器件的層間通道傳送電路可以在半導體封裝體中的多個存儲器件的寫入操作期間將經由數據輸入/輸出電路而輸入的寫入數據傳送給層間通道。

主存儲器件和從存儲器件的層間通道傳送電路可以在對應的存儲器件的讀取操作期間將從對應的存儲器的存儲核讀取的讀取數據和奇偶校驗數據傳送給層間通道。

主存儲器件的層間通道接收電路可以在半導體封裝體中的多個存儲器件的讀取操作期間從層間通道接收讀取數據和奇偶校驗數據，以及將讀取數據和奇偶校驗數據傳送給讀取錯誤校正電路。

主存儲器件和從存儲器件的層間通道接收電路可以在對應的存儲器件的寫入操作期間接收來自層間通道的寫入數據，以及將接收的寫入數據傳送給對應的存儲器件的寫入錯誤校正電路。

當寫入錯誤校正電路所屬的存儲器件執行寫入操作時，寫入錯誤校正電路可以產生奇偶校驗數據。