[發(fā)明專利]基于FPGA和PLL的高精度數(shù)據(jù)延時(shí)可調(diào)系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201710985865.1
• 申請日: 2017-10-20
• 公開（公告）號(hào): CN107634756A
• 公開（公告）日: 2018-01-26
• 發(fā)明（設(shè)計(jì)）人: 趙雷;占林松;劉樹彬;安琪;劉金鑫;冷用斌;賴龍偉;張寧
• 申請（專利權(quán)）人: 中國科學(xué)技術(shù)大學(xué)
• 主分類號(hào): H03L7/07
• 分類號(hào): H03L7/07;H03L7/081
• 代理公司: 北京凱特來知識(shí)產(chǎn)權(quán)代理有限公司11260
• 代理人: 鄭立明,鄭哲

技術(shù)領(lǐng)域

本發(fā)明涉及加速器橫向反饋系統(tǒng)中的橫向反饋數(shù)字信號(hào)處理電子學(xué)，及基于FPGA作為數(shù)據(jù)處理平臺(tái)且要求控制信號(hào)需與系統(tǒng)同步的控制領(lǐng)域，尤其涉及一種基于FPGA和PLL的高精度數(shù)據(jù)延時(shí)可調(diào)系統(tǒng)。

背景技術(shù)

同步輻射光源是一種優(yōu)質(zhì)的人工光源，在各種科技領(lǐng)域中都有廣泛的應(yīng)用，我國已建成了第三代中能同步輻射光源(上海同步輻射光源)，正計(jì)劃建設(shè)第四代光源。

隨著同步輻射光源的電子儲(chǔ)存環(huán)中束流強(qiáng)度持續(xù)的增加，電子束團(tuán)橫向不穩(wěn)定性變得越來越嚴(yán)重，成為制約束流品質(zhì)的一個(gè)重要因素。為了抑制束流的這種不穩(wěn)定性，需引入橫向反饋系統(tǒng)。束流的橫向反饋技術(shù)是保證同步輻射光源正常穩(wěn)定運(yùn)行的重要手段，它跟隨著同步加速器輻射領(lǐng)域的發(fā)展，經(jīng)歷了從簡單到復(fù)雜、從模擬電子技術(shù)到數(shù)字化的發(fā)展過程，當(dāng)前逐束團(tuán)數(shù)字橫向反饋系統(tǒng)在加速器中得到廣泛的使用。

逐束團(tuán)橫向反饋系統(tǒng)主要有BPM探頭、RF信號(hào)調(diào)理電路、逐束團(tuán)橫向反饋數(shù)字信號(hào)處理電子學(xué)、功率放大器和Kicker組成，如圖1所示。

通過BPM探頭拾取的束團(tuán)振蕩信號(hào)，經(jīng)過RF調(diào)理電路后，供逐束團(tuán)橫向反饋數(shù)字信號(hào)處理電子學(xué)上A/D轉(zhuǎn)換器采樣變成數(shù)字信號(hào)，再從逐個(gè)束團(tuán)信號(hào)中分別提取各個(gè)束團(tuán)水平方向和垂直方向(橫向振蕩可分為水平方向振蕩和垂直方向振蕩)振蕩分量作為反饋信號(hào)(在FPGA內(nèi)實(shí)現(xiàn))，經(jīng)適當(dāng)?shù)难訒r(shí)后由D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)。最后通過功率放大后將反饋信號(hào)分別加載到水平方向和垂直方向的Kicker條上，形成抑制束團(tuán)振蕩的反饋電場。

在系統(tǒng)工作時(shí)要滿足兩個(gè)“對齊”，第一個(gè)是逐束團(tuán)橫向反饋數(shù)字信號(hào)處理電子學(xué)中，A/D轉(zhuǎn)換器采樣點(diǎn)與束團(tuán)信號(hào)峰值對齊，示意圖如圖2所示，以提高采樣信號(hào)的信噪比；第二個(gè)是某束團(tuán)的反饋信號(hào)加載到kicker上時(shí)刻與該束團(tuán)經(jīng)過kicker的時(shí)刻對齊，即圖1存儲(chǔ)環(huán)中某束團(tuán)振蕩信號(hào)在BPM處被拾取開始，經(jīng)過逐束團(tuán)橫向反饋數(shù)字信號(hào)處理電子學(xué)，到形成該束團(tuán)反饋信號(hào)加載kicker所經(jīng)歷的時(shí)間，等于該束團(tuán)在存儲(chǔ)環(huán)中從BPM處經(jīng)若干圈運(yùn)行到kicker處所花費(fèi)的時(shí)間相等。

如圖3所示，為了實(shí)現(xiàn)上述兩個(gè)對齊目標(biāo)，傳統(tǒng)方案是分別在RF信號(hào)調(diào)理與逐束團(tuán)橫向反饋數(shù)字信號(hào)處理電子學(xué)之間插入延時(shí)設(shè)備(延時(shí)器或合適長度的電纜)，調(diào)整A/D轉(zhuǎn)換器采樣時(shí)間點(diǎn)與束團(tuán)信號(hào)峰值出現(xiàn)時(shí)間點(diǎn)的位置關(guān)系，實(shí)現(xiàn)A/D轉(zhuǎn)換器采樣點(diǎn)與束團(tuán)信號(hào)峰值精確對齊要求。同樣的方法，在逐束團(tuán)橫向反饋數(shù)字信號(hào)處理電子學(xué)與功率放大器之間插入延時(shí)設(shè)備(延時(shí)器或合適長度的電纜)，實(shí)現(xiàn)某束團(tuán)的反饋信號(hào)加載到kicker上時(shí)刻與該束團(tuán)經(jīng)過kicker的時(shí)刻對齊的要求。但是，傳統(tǒng)方案需要外界延時(shí)設(shè)備，增加了系統(tǒng)體積，集成度較低，且精度也不高。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種基于FPGA和PLL的高精度數(shù)據(jù)延時(shí)可調(diào)系統(tǒng)，無需外接專用延時(shí)設(shè)備，具有調(diào)節(jié)靈活、精度好、集成度高等特點(diǎn)，可應(yīng)用于加速器橫向反饋和縱向反饋系統(tǒng)。

本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：

一種基于FPGA和PLL的高精度數(shù)據(jù)延時(shí)可調(diào)系統(tǒng)，包括：高速ADC、時(shí)鐘輔助單元、FPGA以及高速DAC；所述時(shí)鐘輔助單元包括：依次連接的第一數(shù)控延時(shí)線、第一PLL、第二數(shù)控延時(shí)線及第二PLL；

第一PLL分別與高速ADC及FPGA相連，第二PLL分別與高速DAC及FPGA相連，高速ADC、FPGA及高速DAC依次相連；通過配置第一數(shù)控延時(shí)線的延時(shí)值，使高速ADC采樣時(shí)刻與每個(gè)束團(tuán)信號(hào)峰值出現(xiàn)時(shí)間點(diǎn)對齊；通過配置FPGA中移位寄存器的長度，以及通過配置第二數(shù)控延時(shí)線的延時(shí)值，使高速DAC輸出的束團(tuán)的橫向反饋信號(hào)加載到kicker上時(shí)刻與相應(yīng)束團(tuán)經(jīng)過kicker的時(shí)刻對齊。

加速器輸出的與束團(tuán)振蕩信號(hào)同步的參考時(shí)鐘經(jīng)過第一數(shù)控延時(shí)線延時(shí)后輸入至第一PLL，作為第一PLL的參考時(shí)鐘；

第一PLL在鎖相狀態(tài)下，輸出三路與其參考時(shí)鐘同步的時(shí)鐘信號(hào)，第一路輸入至高速ADC，作為高速ADC的采樣時(shí)鐘，通過配置第一數(shù)控延時(shí)線的延時(shí)值，來調(diào)整高速ADC的采樣時(shí)間點(diǎn)與束團(tuán)信號(hào)峰值出現(xiàn)時(shí)間點(diǎn)的位置關(guān)系，從而使高速ADC采樣時(shí)刻與每個(gè)束團(tuán)信號(hào)峰值出現(xiàn)時(shí)間點(diǎn)對齊；第二路輸入至FPGA，經(jīng)FPGA處理后輸入至其內(nèi)部的FIFO模塊，作為寫入時(shí)鐘；第三路輸入至第二數(shù)控延時(shí)線，經(jīng)第二數(shù)控延時(shí)線延時(shí)后輸入至第二PLL，作為第二PLL的參考時(shí)鐘；