[發(fā)明專利]基于標(biāo)準(zhǔn)CMOS工藝的ISFET器件敏感膜制作方法

有效

• 申請?zhí)枺?/td>: 201710981238.0
• 申請日: 2017-10-19
• 公開（公告）號: CN107884460B
• 公開（公告）日: 2020-10-23
• 發(fā)明（設(shè)計）人: 楊翎;張雪蓮;張強;王琛瑜;節(jié)俊堯;俞育德
• 申請（專利權(quán)）人: 中國科學(xué)院半導(dǎo)體研究所
• 主分類號: G01N27/414
• 分類號: G01N27/414
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

本發(fā)明公開了一種基于標(biāo)準(zhǔn)CMOS工藝的ISFET器件敏感膜制作方法，包括制備敏感膜，其中，所述制備敏感膜包括：準(zhǔn)備含有外部鈍化層和鈍化層下方的TiN層結(jié)構(gòu)的ISFET器件；從ISFET器件外部向下刻蝕部分鈍化層、刻蝕全部鈍化層、刻蝕至部分TiN層或刻蝕全部TiN層；和/或沉積敏感膜。本發(fā)明的方法制成了高質(zhì)量的敏感膜，同時敏感膜與器件頂層金屬距離合適，提升了器件的敏感能力。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體工業(yè)界集成電路的后工藝操作，尤其涉及基于標(biāo)準(zhǔn)CMOS工藝ISFET器件敏感膜制作方法以及ISFET器件。

背景技術(shù)

ISFET器件最初由荷蘭科學(xué)家Piet Bergveld于1970年提出并制作成功。隨后在1981年，日本的Matsuo在原始結(jié)構(gòu)基礎(chǔ)上嘗試了多種材料敏感膜的敏感性能。限于當(dāng)時的半導(dǎo)體工藝水平，所制作的ISFET器件均由研究者在自己的實驗室，利用所擁有的半導(dǎo)體設(shè)備手工制作完成。后來隨著半導(dǎo)體技術(shù)在工業(yè)模式上的革新，目前的與電路結(jié)合的集成電路類半導(dǎo)體工藝普遍由相關(guān)專門的代工廠完成，具體代工廠有比如臺積電(TSMC)，格羅方德(GlobalFoundries)，中芯國際(SMIC)等。鑒于這種模式，Luc Bousse等提出利用標(biāo)準(zhǔn)工藝制作ISFET的方法，并且最終制作成功。經(jīng)過多年的發(fā)展，2004年，Mark Milgrew首次利用標(biāo)準(zhǔn)制作出2×2 ISFET陣列，其中加入了各種應(yīng)用電路，如讀出電路，行列選擇電路等。在Mark Milgrew的工作中，其在敏感膜制作的問題上，采取了借用標(biāo)準(zhǔn)工藝中鈍化層的方式。標(biāo)準(zhǔn)工藝中的鈍化層材料各不相同，但是其最頂層材料普遍為硅氮氧化合物(SixNyO)，而剛好硅氮氧化合物材料結(jié)構(gòu)與氮化硅相差不遠(yuǎn)，有對氫離子的敏感能力。這種借用的方式，可以節(jié)省敏感膜制作的工序。但是，因為代工廠制作鈍化層的目的在于保護芯片本身的電路免受外部環(huán)境的侵蝕，而非用于此類電化學(xué)應(yīng)用，因此可以說鈍化層并不是一種好的敏感材料，同時因為鈍化層下可能加入其它材料，如硅酸鹽玻璃，又因為鈍化層厚度的各色各異，鈍化層直接作為敏感材料在許多情況下是不可取的。但是到目前為止，絕大多數(shù)ISFET器件研究者在制作ISFET器件時，依然采取了使用鈍化層的方法，因為簡單的在鈍化層之上的敏感膜沉積可能并不能有改善芯片敏感性能的效果。

ISFET在標(biāo)準(zhǔn)工藝制作的環(huán)境下，因為鈍化層材料，結(jié)構(gòu)，厚度的原因，使得不能得到優(yōu)良的敏感性能。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問題

針對現(xiàn)有技術(shù)的不足，本發(fā)明的目的在于提供一種基于標(biāo)準(zhǔn)CMOS工藝ISFET器件敏感膜制作方法，以期解決上述現(xiàn)有技術(shù)的至少部分問題。

(二)技術(shù)方案

根據(jù)本發(fā)明的一方面，提供一種基于標(biāo)準(zhǔn)CMOS工藝的ISFET器件敏感膜制作方法，包括制備敏感膜，其中，

所述制備敏感膜包括：

準(zhǔn)備含有外部鈍化層和鈍化層下方的TiN層結(jié)構(gòu)的ISFET器件；

從ISFET器件外部向下刻蝕部分鈍化層、刻蝕全部鈍化層、刻蝕至部分TiN層或刻蝕全部TiN層；和/或沉積敏感膜。

進一步的，當(dāng)從ISFET器件外部向下刻蝕至部分TiN層時或刻蝕全部TiN層，沉積防滲透層材料后再沉積敏感膜。

進一步的，當(dāng)從ISFET器件外部向下刻蝕全部鈍化層時，利用下方的TiN作為敏感膜或者在TiN層上沉積敏感膜。

進一步的，所述鈍化層包括二氧化硅層和氮化硅層，其中氮化硅層置于最頂層。

進一步的，所述刻蝕為干法刻蝕，刻蝕部分鈍化層時刻蝕掉鈍化層的厚度為85％-95％。

進一步的，在制作敏感膜時包括：采用剝離光刻膠的形成方式或者光刻刻蝕的方式，形成敏感層圖樣。