[發(fā)明專(zhuān)利]一種延時(shí)電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201710980299.5
• 申請(qǐng)日: 2017-10-19
• 公開(kāi)（公告）號(hào): CN107800411A
• 公開(kāi)（公告）日: 2018-03-13
• 發(fā)明（設(shè)計(jì)）人: 張亭;肖永貴;陳亦飛
• 申請(qǐng)（專(zhuān)利權(quán)）人: 深圳市匯春科技股份有限公司
• 主分類(lèi)號(hào): H03K5/134
• 分類(lèi)號(hào): H03K5/134
• 代理公司: 廣州嘉權(quán)專(zhuān)利商標(biāo)事務(wù)所有限公司44205
• 代理人: 唐致明

1.一種延時(shí)電路，其特征在于，其包括電平輸出端、延時(shí)模塊、輸入模塊和輸出模塊，所述電平輸出端用于輸出電平信號(hào)，所述輸入模塊的輸入端連接電平輸出端，所述輸入模塊的輸出端連接所述延時(shí)模塊的輸入端，所述延時(shí)模塊的輸出端連接所述輸出模塊的輸入端，所述輸出模塊輸出延時(shí)電平信號(hào)，所述延時(shí)模塊包括晶體管，用于對(duì)電平信號(hào)進(jìn)行延時(shí)，生成延時(shí)電平信號(hào)。

2.根據(jù)權(quán)利要求1所述的一種延時(shí)電路，其特征在于，所述電路還包括漏電保護(hù)模塊，所述漏電保護(hù)模塊的輸入端與所述輸入模塊的輸出端連接，所述漏電保護(hù)模塊的輸出端與所述輸出模塊的輸入端連接。

3.根據(jù)權(quán)利要求2所述的一種延時(shí)電路，其特征在于，所述輸入模塊包括第一輸入電路和第二輸入電路，所述第一輸入電路包括第一PMOS晶體管和第二PMOS晶體管，所述第二輸入電路包括第一NMOS晶體管和第二NMOS晶體管，所述第一PMOS晶體管的柵極、第二PMOS晶體管的柵極、第一NMOS晶體管的柵極和第二NMOS晶體管的柵極均與電平輸出端連接，所述第一PMOS晶體管的源極和第二PMOS晶體管的源極均連接電源，第一PMOS晶體管的漏極與第一NMOS晶體管的漏極連接，第一NMOS晶體管的源極與第二PMOS晶體管的漏極連接，第二NMOS晶體管的源極連接電源地。

4.根據(jù)權(quán)利要求3所述的一種延時(shí)電路，其特征在于，所述延時(shí)模塊包括第四NMOS晶體管和第五NMOS晶體管，所述第四NMOS晶體管等效為電阻，所述第五NMOS晶體管等效為電容。

5.根據(jù)權(quán)利要求4所述的一種延時(shí)電路，其特征在于，所述第四NMOS晶體管的柵極連接電源，所述第四NMOS晶體管的漏極連接所述第一NMOS晶體管的源極，所述第四NMOS晶體管的源極連接所述第二NMOS晶體管的漏極，所述第五NMOS晶體管的柵極連接所述第二PMOS晶體管的漏極，所述第五NMOS晶體管的源極和漏極均連接電源地。

6.根據(jù)權(quán)利要求5所述的一種延時(shí)電路，其特征在于，所述輸出模塊包括第三PMOS晶體管和第三NMOS晶體管，所述第三PMOS晶體管的柵極分別與第一PMOS晶體管的漏極、第一NMOS晶體管的漏極、第三NMOS晶體管的柵極連接，所述第三PMOS晶體管的源極連接電源，所述第三NMOS晶體管的源極連接電源地，所述第三PMOS晶體管的漏極和所述第三NMOS晶體管的漏極均作為輸出模塊的輸出端，用于輸出延時(shí)電平信號(hào)。

7.根據(jù)權(quán)利要求6所述的一種延時(shí)電路，其特征在于，所述漏電保護(hù)模塊包括第六NMOS晶體管，所述第六NMOS晶體管的柵極分別與第三PMOS晶體管的漏極和第三NMOS晶體管的漏極連接，所述第六NMOS晶體管的源極分別與第二NMOS晶體管的漏極和第四NMOS晶體管的源極連接，所述第六NMOS晶體管的漏極分別與第一PMOS晶體管的漏極、第一NMOS晶體管的漏極、第三PMOS晶體管的柵極、第三NMOS晶體管的柵極連接。