[發明專利]一種控制器的芯片布線方法及芯片

在審

• 申請號: 201710980040.0
• 申請日: 2017-10-19
• 公開（公告）號: CN107860106A
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 陳俊超
• 申請（專利權）人: 珠海格力電器股份有限公司
• 主分類號: F24F11/89
• 分類號: F24F11/89
• 代理公司: 深圳市六加知識產權代理有限公司44372
• 代理人: 宋建平

技術領域

本發明涉及芯片設計技術領域，特別是涉及一種控制器的芯片布線方法及芯片。

背景技術

為了保證空調器的使用可靠性，空調器需要進行電快速脈沖EFT測試，該項測試的成功與否除了和測試PCB板的強弱電走線有關，還與控制器的芯片相關的。

發明人在實現本發明的過程中，發現傳統技術至少存在以下問題：傳統技術控制器的芯片的抗擾度性能比較差，測試通過率比較低。

發明內容

本發明實施例的一個目的旨在提供一種控制器的芯片布線方法及芯片，其解決傳統技術存在著控制器的芯片的抗擾度性能比較差的技術問題。

為解決上述技術問題，本發明實施例提供以下技術方案：

在第一方面，本發明實施例提供一種控制器的芯片布線方法，所述方法包括：從芯片的電源引腳導引出電源主干線，使得所述電源主干線在所述芯片與外部設備的電源輸入端的連接處形成電源單點連接；從芯片的接地引腳導引出接地主干線，使得所述接地主干線在所述芯片與外部設備的接地輸入端的連接處形成接地單點連接。

可選地，所述方法還包括：加粗和/或加寬所述電源主干線和/或所述接地主干線的走線面積。

可選地，所述芯片包括芯片本體與片內低壓差線性穩壓器，所述芯片本體包括若干抗干擾區域；所述方法還包括：將所述片內低壓差線性穩壓器的外部濾波電容設置于所述芯片本體的抗干擾區域內。

可選地，所述方法還包括：將所述外部濾波電容的接地端與所述芯片本體的接地端連接并形成最小環路。

可選地，所述方法還包括：加粗和/或加寬所述最小環路的走線面積。

可選地，所述芯片還包括片內復位電路；所述方法還包括：將所述片內復位電路設置于所述芯片本體的抗干擾區域內。

可選地，所述芯片還包括片內振蕩電路；所述方法還包括：將所述片內振蕩電路設置于所述芯片本體的抗干擾區域內。

可選地，所述方法還包括：繞開所述芯片本體的電源支路或接地支路，將外部設備的IRRX/ADC/GPIO的信號支路連接至所述芯片本體。

可選地，所述方法還包括：將所述芯片內全部電源支路或接地支路形成最小環路。

在第二方面，本發明實施例提供一種任一項所述方法制作成的芯片。

在本發明各個實施例中，通過從芯片的電源引腳導引出電源主干線，使得電源主干線在芯片與外部設備的電源輸入端的連接處形成電源單點連接；并且，從芯片的接地引腳導引出接地主干線，使得接地主干線在芯片與外部設備的接地輸入端的連接處形成接地單點連接。因此，各個外部設備的電源端或接地端統一連接在芯片的電源單點連接或接地單點連接之處，避免了各個外部設備的電源端或接地端與芯片的電源端或接地端構成繁雜的走線情形，從而提高芯片的抗擾度性能。在進行電快速脈沖EFT測試時，其能夠提高測試通過率，降低調試次數，節省開發時間和人員投入。

附圖說明

一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明并不構成對實施例的限定，附圖中具有相同參考數字標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制。

圖1是本發明實施例提供一種控制器的芯片布線方法的流程示意圖；

圖2是本發明實施例提供一種控制器的電路原理框圖；

圖3是本發明實施例提供一種芯片的布線示意圖；

圖4是本發明實施例提供一種芯片的抗擾度測試方法的流程示意圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本發明，并不用于限定本發明。

電快速瞬變脈沖群EFT試驗的目的是驗證電子設備機械開關對電感性負載切換、繼電器觸點彈跳、高壓開關切換等引起的瞬時擾動的抗干擾能力。此類試驗方法是一種耦合到電源線路、控制線路、信號線路上的由許多快速瞬變脈沖組成的脈沖群試驗。

本發明實施例提供的控制器應用于空調器，該控制器包括芯片及外部設備，該芯片可以為32位的微控制芯片，該芯片可以為現有市面各類型的芯片，例如：32位Cortex-M0 MCU芯片。外部設備能夠為芯片提供一些外圍信號，以便芯片完成一些控制邏輯。外部設備可以接收強電供電，因此，該外部設備布設在控制器的強電區域。傳統技術中，各個外部設備的電源端或接地端與芯片的電源端或接地端之間的走線繁雜與過長，測試時，容易導致芯片未能夠正常工作，從而影響測試通過率。