[發明專利]掩模建模方法

有效

• 申請號: 201710979135.0
• 申請日: 2017-10-19
• 公開（公告）號: CN108121150B
• 公開（公告）日: 2022-12-27
• 發明（設計）人: 賴建任;周欣;彭丹平
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G03F1/36
• 分類號: G03F1/36
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

本公開提供一種掩模建模方法，包括：接收一掩模布局，掩模布局包括一非曼哈頓圖案，其中非曼哈頓圖案包括二或多個曲線邊緣；將一無交互作用的掩模模型應用于掩模布局；將一邊緣交互作用的模型應用于掩模布局的至少非曼哈頓圖案，邊緣交互作用的模型描述由彼此交互作用的曲線邊緣的多個組合所引起的影響；將一薄掩模模型應用于掩模布局；以及基于無交互作用的掩模模型的應用、邊緣交互作用的模型的應用以及薄掩模模型的應用來決定一近場。

技術領域

本發明實施例有關于一種掩模建模方法，特別有關于掩模圖案邊緣交互作用的掩模建模方法。

背景技術

半導體裝置工業經歷了快速成長。于集成電路演化的過程中，功能密度(functional density)通常隨著工藝可產生的幾何尺寸縮小而提高。尺寸縮減過程通常可帶來益處，例如增加制造的效率以及降低相關成本，但也會增加半導體裝置的設計以及制造的復雜度。

光學鄰近校正(optical proximity correction,OPC)為一種應用于半導體裝置的設計以及制造的技術。光學鄰近校正包括應用將改變半導體裝置的布局的掩模設計的特征，以補償發生于使用光刻工具期間輻射的衍射(diffraction)以及光刻膠的化學制程所引起的失真。因此，光學鄰近校正提供了可在裝置的基板上產生更符合半導體裝置設計者(例如集成電路裝置設計者)的設計布局的電路圖案。光學鄰近校正包括使用一倍縮掩模(reticle)或者掩模進行的所有分辨率增益技術，包括例如增加次解析度特征(sub-resolution feature)至掩模中以于實體設計中與原圖案相互作用；增加例如截線(serif)的特征至原圖案中；增加割階(jog)至原圖案的特征中；修改主要特征的圖案形狀或者邊緣；以及其它加強處理等。隨著工藝節點(process nodes)的縮小，光學鄰近校正處理以及所得到的圖案變得更加復雜。

先進的光學鄰近校正處理其中一個類型為一反向光刻技術(inverselithography technology,ILT)。反向光刻技術包括以反方向模擬光學光刻技術，并于基板上使用所需的圖案作為上述模擬的輸入。反向光刻技術可于掩模或者倍縮掩模上產生復雜的曲線圖案，而不是于常規的掩模或者倍縮掩模上形成曼哈頓圖案。不幸的是，關于非曼哈頓圖案方面，常規的反向光刻技術掩模以及其制造方法仍然面臨各種困難。

因此，盡管現有的反向光刻技術掩模通常已足以滿足其預期目的，但并非在所有方面都令人滿意，特別是缺少可處理非曼哈頓圖案的一精確掩模模型。

發明內容

本發明一實施例提供一種掩模建模方法，包括：接收一掩模布局；將一無交互作用的掩模模型應用于掩模布局；將一邊緣交互作用的模型應用于掩模布局，邊緣交互作用的模型描述由兩個或多個邊緣彼此交互作用所產生的影響；將一薄掩模模型應用于掩模布局；以及根據無交互作用的掩模模型的應用、邊緣交互作用的模型的應用以及薄掩模模型的應用來決定掩模布局的近場。

附圖說明

本發明可通過閱讀以下的詳細說明以及范例并配合相應的附圖以更詳細地了解。需要強調的是，依照業界的標準操作，各種特征并未依照比例繪制，并且僅用于對其進行說明目的。事實上，為了清楚論述，各種特征的尺寸可以任意地增加或者減少。

圖1為根據本發明各個實施例所述的集成電路制造系統的一實施例的簡化方塊圖。

圖2為根據本發明各個實施例所述的掩模公司的詳細方塊圖。

圖3為根據本發明各個實施例所述的如何產生一掩模的近場的圖形化說明。

圖4為顯示根據本發明各個實施例所述的一處理流程的一方法的流程圖。

圖5為根據本發明各個實施例所述的用于該圖案的示例性非曼哈頓圖案以及若干二維核函數的圖形化說明。

圖6為根據本發明各個實施例所述的二維核函數的分解以及旋轉的圖形化說明。