[發明專利]CMOS影像感測器的深溝槽隔離結構及其制造方法

有效

• 申請號: 201710976676.8
• 申請日: 2017-10-19
• 公開（公告）號: CN109638026B
• 公開（公告）日: 2021-03-12
• 發明（設計）人: 李世平;王美文;黃彬杰
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種CMOS影像感測器的深溝槽隔離結構及其制造方法，所述深溝槽隔離結構包括位于基底中的光感測區之間的多個隔離結構，且每個隔離結構包括第一溝槽隔離結構和第二溝槽隔離結構。第一溝槽隔離結構形成于基底的第一表面內，其中第一溝槽隔離結構包括第一填充層與包覆第一填充層表面的第一介電襯層。第二溝槽隔離結構形成于基底中相對于第一表面的第二表面內，且第二溝槽隔離結構包括第二填充層與包覆第二填充層表面的第二介電襯層，其中第二介電襯層的底面與第一介電襯層的底面直接接觸。

技術領域

本發明涉及一種互補金屬氧化物半導體影像感測器(CMOS image sensor，CIS)的技術，且特別是涉及一種CMOS影像感測器的深溝槽隔離結構(deep trench isolation，DTI)及其制造方法。

背景技術

CMOS影像感測器中的深溝槽隔離結構是用于隔離CMOS影像感測器彼此之間的光與電荷，以減低像素間的光與電荷的串擾(crosstalk)。

現有技術的DTI由于制作工藝限制，導致當像素尺寸(pixel size)縮減下，其寬度仍占有相當大的元件面積。但是這樣的寬度使得光感測區的面積相對縮減，而導致較低的電位阱容量(full well capacity，FWC)。

另外，現有技術中一種常見的晶背式(back side)DTI，其無法延伸到前表面，而無法做到完全隔離的問題，特別是對于長波長的光與電荷的串擾。此外，在形成晶背式DTI時，為了避免在后段制作工藝(BEOL)中于芯片正面所形成的元件受到高溫影響，所以在形成晶背式DTI時，例如鈍化步驟中的退火就必須控制熱傳到BEOL的金屬連線時的溫度在400℃以下，因此由晶背輸入的熱源控制變得困難，難以兼顧高溫活化DTI表面摻雜的目的。因此晶背式DTI較深的區域將難以通過熱退火(thermal anneal)有效鈍化其DTI 蝕刻時所造成的硅晶傷害(silicon damage)。

發明內容

本發明提供一種CMOS影像感測器的深溝槽隔離結構，具有寬度較窄的深溝槽隔離結構且能由此提升電位阱容量。

本發明另提供一種CMOS影像感測器的深溝槽隔離結構的制造方法，能制作出窄的深溝槽隔離結構，以保有較大的光感測區。

本發明的CMOS影像感測器的深溝槽隔離結構包括含有多個光感測區的基底以及分別位于光感測區之間的多個隔離結構。各個隔離結構包括第一與第二溝槽隔離結構。第一溝槽隔離結構形成于基底的第一表面內，其中第一溝槽隔離結構包括第一填充層與包覆第一填充層表面的第一介電襯層。第二溝槽隔離結構則是形成于基底的第二表面內，且第二表面相對于上述第一表面。第二溝槽隔離結構包括第二填充層與包覆第二填充層表面的第二介電襯層，且第二介電襯層的底面與第一介電襯層的底面直接接觸。

在本發明的一實施例中，上述的第一與第二填充層各自獨立地包括導體層或介電層。

在本發明的一實施例中，上述的第一填充層包括多晶硅層或摻雜多晶硅層。

在本發明的一實施例中，上述的第二填充層包括氮化鈦襯層與鎢層或者氮化鈦襯層與鉬層。

在本發明的一實施例中，上述第一介電襯層的厚度為0.5nm～50nm。

在本發明的一實施例中，上述第二介電襯層的厚度為0.5nm～50nm。

在本發明的一實施例中，上述第一溝槽隔離結構的寬度等于第二溝槽隔離結構的寬度。

在本發明的一實施例中，上述第一溝槽隔離結構的寬度大于第二溝槽隔離結構的寬度。

在本發明的一實施例中，上述第一溝槽隔離結構與第二溝槽隔離結構的深度差異小于各隔離結構的深度的50％。