[發明專利]一種分時采樣保持電路

有效

• 申請號: 201710964756.1
• 申請日: 2017-10-17
• 公開（公告）號: CN107645295B
• 公開（公告）日: 2020-11-06
• 發明（設計）人: 胡蓉彬;葉榮科;張磊;朱璨;張正平;王健安;蔣和全;胡剛毅
• 申請（專利權）人: 中電科技集團重慶聲光電有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 北京同恒源知識產權代理有限公司 11275
• 代理人: 趙榮之

本發明涉及一種分時采樣保持電路，包括輸入緩沖器，同時驅動第一采樣保持電路和第二采樣保持電路，分別驅動第一差分放大器和第二差分放大器；第一差分放大器驅動第三采樣保持電路；第二差分放大器驅動第四采樣保持電路；還包括時鐘處理電路，用于接收外部時鐘信號CLK后產生時鐘信號，時鐘信號CLK1A和CLK2A分別驅動第一采樣保持電路和第二采樣保持電路；時鐘信號CLK1B和CLK2B分別驅動第三采樣保持電路和第四采樣保持電路；時鐘信號CLK1C和CLK2C分別驅動第三采樣保持電路和第四采樣保持電路。本發明通過設計時鐘處理電路，使得兩采樣通道交替地嚴格按照外部時鐘信號頻率對模擬信號進行采樣，消除了相位誤差，實現了以較低采樣頻率的電路實現較高采樣頻率的目的。

技術領域

本發明屬于模擬/混合信號集成電路領域，特別涉及一種分時采樣保持電路。

背景技術

分時采樣電路用2個以上的通道對同一模擬信號采樣等間隔地采樣，實現以較低采樣頻率的電路達到較高采樣頻率的目的。現有技術分時采樣電路不能保證各采樣通道嚴格等間隔地對同一模擬信號采樣，存在一定的相位誤差，因此性能較差。另外，現有技術的分時采樣電路信號保持時間較短，不利于提高系統性能。

發明內容

為了克服上述問題，本發明提供一種分時采樣保持電路，通過使得兩采樣通道交替地嚴格按照外部時鐘信號頻率對模擬信號進行采樣，從而消除了相位誤差。

本發明的目的通過如下技術方案來實現的：一種分時采樣保持電路，包括輸入緩沖器110，用于接收外部差分模擬信號VIN+和VIN-；輸入緩沖器110同時驅動第一采樣保持電路111和第二采樣保持電路112；第一采樣保持電路111驅動第一差分放大器113；第二采樣保持電路112驅動第二差分放大器114；第一差分放大器113驅動第三采樣保持電路115；第二差分放大器114驅動第四采樣保持電路116；第三采樣保持電路115輸出采樣保持后信號VOUT1P和VOUT1N；第四采樣保持電路116輸出采樣保持后信號VOUT2P和VOUT2N；

分時采樣保持電路還包括時鐘處理電路117；時鐘處理電路117接收外部時鐘信號CLK后產生時鐘信號CLK1A、CLK2A、CLK1B、CLK2B、CLK1C和CLK2C；時鐘信號CLK1A和CLK2A分別驅動第一采樣保持電路111和第二采樣保持電路112；時鐘信號CLK1B和CLK2B分別驅動第三采樣保持電路115和第四采樣保持電路116；時鐘信號CLK1C和CLK2C分別驅動第三采樣保持電路115和第四采樣保持電路116。

進一步，所述時鐘處理電路117包括D觸發器121、第一或非門123和第二或非門124；D觸發器121反相輸出端QN連接其數據輸入端D構成一二分頻電路，D觸發器121時鐘輸入端CP接收時鐘信號CLK；時鐘信號CLK與D觸發器反相輸出端經過第一或非門123后得到時鐘信號CLK1A；時鐘信號CLK與D觸發器正相輸出端經過第二或非門124后得到時鐘信號CLK2A；D觸發器正相輸出端經第一反相器125后得到時鐘信號CLK1B，D觸發器反相輸出端經第二反相器122后得到時鐘信號CLK2B；D觸發器正相輸出端經第一高壓窄脈沖產生電路126后得到時鐘信號CLK1C，D觸發器反相輸出端經第二高壓窄脈沖產生電路127后得到時鐘信號CLK2C。