[發明專利]半導體結構和形成半導體器件的方法

有效

• 申請號: 201710950405.5
• 申請日: 2017-10-13
• 公開（公告）號: CN108122774B
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 江宏禮;黃思維;魏煥昇;何炯煦;葉致鍇;謝文興;吳忠政;楊育佳
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

半導體結構包括與多個第二半導體層交錯的多個第一半導體層。第一半導體層和第二半導體層具有不同的材料組分。在最上第一半導體層上方形成偽柵極堆疊件。實施第一蝕刻工藝以去除未設置在偽柵極堆疊件下面的第二半導體層的部分，從而形成多個空隙。第一蝕刻工藝在第一半導體層和第二半導體層之間具有蝕刻選擇性。之后，實施第二蝕刻工藝以擴大空隙。本發明的實施例還涉及用于全環柵半導體結構的閾值電壓調整。

技術領域

本發明的實施例涉及用于全環柵半導體結構的閾值電壓調整。

背景技術

半導體集成電路(IC)工業已經經歷了指數增長。IC材料和設計中的技術進步已經產生了多代IC，其中，每一代都比上一代具有更小和更復雜的電路。在IC演化過程中，功能密度(即，每芯片面積的互連器件的數量)已經普遍增大，而幾何尺寸(即，可以使用制造工藝產生的最小組件(或線))已經減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。這種按比例縮小已經增加了處理和制造IC的復雜性，為了實現這些進步，需要IC處理和制造中的類似發展。

例如，已經引入多柵極器件以通過增加柵極-溝道耦合致力于改進柵極控制、減小截止電流和降低短溝道效應(SCE)。一種這樣的多柵極器件是水平全環柵(HGAA)晶體管，它的柵極結構圍繞它的水平溝道區域延伸，提供從所有側進入溝道區域。HGAA晶體管與傳統的互補金屬氧化物半導體(CMOS)工藝兼容，允許它們在保持柵極控制和緩解SCE的同時急劇地按比例縮小。然而，由于諸如較小的耗盡區域和較小的溝道體積以及由重摻雜引起的遷移率降低的問題，因此傳統的HGAA器件難以控制它的閾值電壓(Vt)。

因此，雖然傳統的HGAA器件對于它們的預期目的通常已經足夠，但是它們不是在所有方面都已令人滿意。

發明內容

本發明的實施例提供了一種形成半導體器件的方法，包括：提供半導體結構，所述半導體結構包括與多個第二半導體層交錯的多個第一半導體層，所述第一半導體層和所述第二半導體層具有不同的材料組分；在最上第一半導體層上方形成偽柵極堆疊件；實施第一蝕刻工藝以去除未設置在所述偽柵極堆疊件下面的所述第二半導體層的部分，從而形成多個空隙，其中，所述第一蝕刻工藝在所述第一半導體層和所述第二半導體層之間具有蝕刻選擇性；以及實施第二蝕刻工藝以擴大所述空隙。

本發明的另一實施例提供了一種形成半導體器件的方法，包括：提供半導體結構，所述半導體結構包括多個第一半導體層和多個第二半導體層，所述第一半導體層和所述第二半導體層具有不同的材料組分并且在垂直方向上彼此交替設置；在最上第一半導體層上方形成多個偽柵極堆疊件；去除所述半導體結構的第一區域中的所述第二半導體層的部分，從而在所述第一區域中的所述第二半導體層的去除部分的位置形成多個第一間隔；經由橫向蝕刻工藝水平地延伸所述第一間隔；以及之后，去除所述半導體結構的第二區域中的所述第二半導體層的部分，從而在所述第二區域中的所述第二半導體層的去除部分的位置形成多個第二間隔，其中，所述第一區域中的所述第二半導體層的剩余部分與所述第二區域中的所述第二半導體層的剩余部分具有不同的水平尺寸。

本發明的又一實施例提供了一種半導體結構，包括：多個納米線，每個均在第一方向上延伸，其中，所述納米線在垂直于所述第一方向的第二方向上彼此堆疊；以及多個第一柵極結構和第二柵極結構，每個均包裹所述納米線的相應的一個納米線，其中，所述第一柵極結構的每個均具有在所述第一方向上測量的第一尺寸，并且其中，所述第二柵極結構的每個均具有在所述第一方向上測量的第二尺寸，所述第一尺寸大于或小于所述第二尺寸。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖5A是根據本發明的各個方面的處于制造的各個階段的半導體結構的截面側視圖。