[發明專利]一種減小連接器處高速鏈路阻抗不連續的方法及連接器

在審

• 申請號: 201710948444.1
• 申請日: 2017-10-12
• 公開（公告）號: CN107749542A
• 公開（公告）日: 2018-03-02
• 發明（設計）人: 榮世立;孫龍;李德恒
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: H01R13/652
• 分類號: H01R13/652;H01R13/658
• 代理公司: 濟南舜源專利事務所有限公司37205
• 代理人: 張亮

技術領域

本發明涉及信號處理的技術領域，具體涉及一種減小連接器處高速鏈路阻抗不連續的方法及連接器。

背景技術

在傳統數字系統設計中，高速互聯現象常常可以忽略不計，因為它們對系統的性能影響很微弱。然而，隨著計算機技術的不斷發展，在眾多決定系統性能的因素里，高速互聯現象正起著主導作用，常常導致一些不可預見問題的出現，極大的增加了系統設計的復雜性。

在高速信號鏈路中，如果信號沿互聯傳播時受到的瞬時阻抗發生變化，則一部分信號將被反射，另一部分發生失真并繼續傳播下去，這是很多SI問題產生的主要原因。

影響阻抗的因素很多，包括走線周圍介質的介電常數、介質厚度、線寬、以及參考平面的連續性。在轉接卡的pin腳設計時，由于受到結構、pin個數等因素的影響，可能會使高速線分布在金手指的邊沿處，即高速線在金手指處沒有近的回流路徑。這就導致參考平面的不連續，進而影響高速線特性阻抗，產生SI問題。

現有技術中針對金手指處高速信號無近端參考平面而導致阻抗不連續的問題，通常會采用折中的辦法，即將一些相對低速的信號設計在金手指的邊沿處，優先將高速信號設計在內部，比如將USB2.0信號線設計在邊沿處而將PCIE Gen3設計在內部，保證其阻抗連續性。雖然阻抗不連續對低速信號的影響小于高速信號，但仍是影響信號質量的風險點。此外，隨著芯片制造工藝的改進及信號傳輸速率的提升，有時將高速信號置于金手指邊沿處是不可避免的。

發明內容

基于上述問題，本發明提出了一種減小連接器處高速鏈路阻抗不連續的方法及連接器，針對將高速信號線定義在轉接卡金手指邊沿處的設計，優化鏈路以減小高速線阻抗不連續進而改善信號質量的問題。

本發明提供如下技術方案：

一方面，本發明提供了一種減小連接器處高速鏈路阻抗不連續的方法，包括：

對于設置在金手指邊沿的高速線，在連接器另一端的板卡上接近所述高速線或USB過孔的位置增加地孔。

其中，所述增加的地孔靠近目標高速線過孔位置。

另外，本發明還提供了一種減小連接器處高速鏈路阻抗不連續的連接器，所述連接器包括：

對于設置在金手指邊沿的高速線，在所述連接器另一端的板卡上接近所述高速線或USB過孔的位置增加的地孔。

其中，所述增加的地孔靠近目標高速線過孔位置。

本發明提供了一種減小連接器處高速鏈路阻抗不連續的方法及連接器，通過在連接器邊沿處高速線或USB過孔的位置增加參考地孔以減小信號阻抗不連續，進而優化信號傳輸質量，減小鏈路設計風險，有效解降低由于參考回路不連續導致信號質量降低的問題，在高速線與其他信號間起到隔離作用，有效降低電磁干擾，減小了鏈路設計風險，提高了系統設計成功率，有效降低電磁干擾，減小了鏈路設計風險，提高了系統設計成功率。

附圖說明

圖1是金手指pin定義示意圖；

圖2是現有技術的連接器過孔分布意圖；

圖3是本發明的連接器過孔分布意圖；

圖4是本發明的ADS鏈路仿真圖。

具體實施方式

為了更清楚地說明本發明實施例中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖。

基于上述，一方面，本發明的實施方式提供了一種減小連接器處高速鏈路阻抗不連續的方法，附圖1為金手指pin定義示意圖，附圖2為現有技術的連接器過孔分布意圖，附圖3為本發明的連接器過孔分布意圖，附圖4是本發明的ADS鏈路仿真圖，所述方法包括：

對于設置在金手指邊沿的高速線，在連接器另一端的板卡上接近所述高速線或USB過孔的位置增加地孔。

如附圖1所示，針對將高速信號線定義在金手指邊沿處的設計，由于USB高速線只在一側有參考GND pin，且GND pin對于USB的兩條差分線而言不對稱，這就會導致差分對的P、N回流情況不同，影響阻抗連續性。