[發(fā)明專利]具有可作為最后級高速緩存片或神經(jīng)網(wǎng)絡(luò)單元存儲器操作的存儲器陣列的處理器有效
| 申請?zhí)枺?/td> | 201710946865.0 | 申請日： | 2017-10-12 |
| 公開（公告）號： | CN108133267B | 公開（公告）日： | 2020-08-21 |
| 發(fā)明（設(shè)計）人： | G·葛蘭·亨利;道格拉斯·R·瑞德 | 申請（專利權(quán)）人： | 上海兆芯集成電路有限公司 |
| 主分類號： | G06N3/063 | 分類號： | G06N3/063;G06F3/06 |
| 代理公司： | 北京律誠同業(yè)知識產(chǎn)權(quán)代理有限公司 11006 | 代理人： | 梁揮;鐘強(qiáng) |
| 地址： | 201203 上海市張*** | 國省代碼： | 上海;31 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 具有 作為 最后 高速緩存 神經(jīng)網(wǎng)絡(luò) 單元 存儲器 操作 陣列 處理器 | ||
1.一種處理器，包括：
多個處理核心；
最后級高速緩存存儲器(LLC)，所述最后級高速緩存存儲器由所述多個處理核共享，所述LLC包括多個片；及
神經(jīng)網(wǎng)絡(luò)單元(NNU)，包括：
神經(jīng)處理單元(NPU)的陣列；及
存儲器陣列；
其中為了從所述存儲器陣列操作以存儲由多個NPU讀取的神經(jīng)網(wǎng)絡(luò)權(quán)重的第一模式轉(zhuǎn)換到所述存儲器陣列作為所述LLC的除了所述多個片之外的片操作的第二模式，所述處理器：
對所述LLC進(jìn)行回寫無效；及
更新哈希算法，以包括所述存儲器陣列作為所述LLC的除了所述多個片之外的片；及
其中為了從所述第二模式轉(zhuǎn)換到所述第一模式，所述處理器：
對所述LLC進(jìn)行回寫無效；及
更新所述哈希算法，以從所述LLC排除所述存儲器陣列。
2.根據(jù)權(quán)利要求1所述的處理器，
其中為了從所述第一模式轉(zhuǎn)換到所述第二模式，所述處理器還使所述NNU存儲器陣列無效。
3.根據(jù)權(quán)利要求1所述的處理器，
其中為了對所述LLC進(jìn)行回寫無效以從所述第一模式轉(zhuǎn)換到所述第二模式，所述處理器對所述多個片進(jìn)行回寫無效；及
其中為了對所述LLC進(jìn)行回寫無效以從所述第二模式轉(zhuǎn)換到所述第一模式，所述處理器對所述多個片和所述存儲器陣列進(jìn)行回寫無效。
4.根據(jù)權(quán)利要求1所述的處理器，
其中為了對所述LLC進(jìn)行回寫無效以從所述第一模式轉(zhuǎn)換到所述第二模式，所述處理器僅對所述多個片中的以下高速緩存行進(jìn)行回寫無效，所述高速緩存行的地址被排除所述存儲器陣列的哈希算法哈希到與包括所述存儲器陣列的哈希算法不同的片；及
其中為了對所述LLC進(jìn)行回寫無效以從所述第二模式轉(zhuǎn)換到所述第一模式，所述處理器僅對所述多個片和所述存儲器陣列中的以下高速緩存行進(jìn)行回寫無效，所述高速緩存行的地址被排除所述存儲器陣列的哈希算法哈希到與包括所述存儲器陣列的哈希算法不同的片。
5.根據(jù)權(quán)利要求4所述的處理器，
其中其地址由包括所述存儲器陣列的哈希算法映像到所述多個片的所有高速緩存行由排除所述存儲器的哈希算法映射到相同的片；及
其中為了對所述LLC進(jìn)行回寫無效以從所述第二模式轉(zhuǎn)換到所述第一模式，所述處理器不對所述多個片中的任何高速緩存行進(jìn)行回寫無效，及對所述存儲器陣列的高速緩存行進(jìn)行回寫無效。
6.根據(jù)權(quán)利要求5所述的處理器，
其中包括所述存儲器陣列的哈希算法除了高速緩存行地址的第二多個位之外還使用所述高速緩存行地址的第一多個位，所述高速緩存行地址的所述第二多個位與所述高速緩存行地址的所述第一多個位不同。
7.根據(jù)權(quán)利要求6所述的處理器，
其中當(dāng)所述高速緩存行地址的所述第二多個位等于預(yù)定值時，包括所述存儲器陣列的哈希算法選擇所述存儲器陣列，否則選擇所述多個片中使用所述高速緩存行地址的所述第一多個位的一個片。
8.根據(jù)權(quán)利要求1所述的處理器，還包括：
環(huán)總線，所述NNU、所述多個片和多個處理核心耦合到所述環(huán)總線。
9.根據(jù)權(quán)利要求8所述的處理器，還包括：
其中當(dāng)在所述第一模式中操作時，所述多個處理核心通過所述環(huán)總線訪問作為外圍設(shè)備的所述NNU，用于加速神經(jīng)網(wǎng)絡(luò)計算。
10.根據(jù)權(quán)利要求1所述的處理器，
其中為了從所述第一模式轉(zhuǎn)換到所述第二模式并且從所述第二模式轉(zhuǎn)換到所述第一模式，所述處理器在所述LLC的回寫無效之前使所述多個處理核心同步，并且在所述LLC的回寫無效之后恢復(fù)執(zhí)行。
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