[發明專利]一種基于田口設計的高密度鍵合絲沖擊觸碰風險評估方法

有效

• 申請號: 201710938167.6
• 申請日: 2017-10-11
• 公開（公告）號: CN107590350B
• 公開（公告）日: 2020-10-13
• 發明（設計）人: 付桂翠;冷紅艷;姜貿公;李顏若玥
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G06F30/23
• 分類號: G06F30/23;G06F111/10;G06F119/14
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種基于田口設計的高密度鍵合絲沖擊觸碰風險評估方法，包含以下步驟：步驟一：鍵合絲偏轉位移影響因素分析；步驟二：確定建模參數；步驟三：鍵合絲結構仿真建模；步驟四：結構模型簡化；步驟五：沖擊振動仿真分析；步驟六：利用田口分析確定影響因素的重要度排序；步驟七：觸碰風險分析；步驟八：鍵合絲設計改進。本發明基于田口設計的理論，從高密度封裝集成電路實際使用中可能存在的跌落等沖擊條件，導致鍵合絲橫向偏轉而發生觸碰短路的問題入手，通過仿真和田口分析對影響因素重要度進行排序，并建立鍵合絲觸碰風險系數模型，評估鍵合絲發生觸碰的風險。此方法屬于高密度封裝集成電路可靠性風險評估技術領域。

(一)技術領域：

本發明涉及一種基于田口設計的高密度鍵合絲沖擊觸碰風險評估方法，它基于田口設計的理論，從高密度封裝集成電路實際使用環境中可能存在的跌落等沖擊條件，導致的鍵合絲橫向偏轉而發生觸碰短路的問題入手，從材料力學的角度對鍵合絲結構進行分析，得到影響鍵合絲橫向偏轉位移的因素。通過仿真分析對影響因素的重要度進行排序，并建立鍵合絲觸碰風險系數，評價鍵合絲發生觸碰的風險大小。此方法屬于高密度封裝集成電路可靠性風險評估技術領域。

(二)背景技術：

隨著半導體制造技術的迅速發展，電子裝置的輕、小、便攜已成為時代的發展需求，半導體芯片的集成度逐漸提高，催生了高密度封裝集成電路的產生與發展。高密度封裝集成電路指的是使用超細間距引線鍵合工藝，芯片焊盤間距可以達到工藝尺寸極限，并且在芯片上布置盡可能多的I/O引腳的器件。高密度封裝情況下，集成電路鍵合絲的數目可以達到數百至上千，鍵合絲間距較小，通常不足0.1mm，同時，高密度封裝集成電路的引線跨距可大于 3mm。在機械應力作用下鍵合絲會發生大幅度的擺動。普通的鍵合絲之間的間距較大，受機械沖擊時擺幅遠小于鍵合絲的間距，故不存在鍵合絲觸碰的風險。但對于高密度封裝的集成電路，相鄰鍵合絲之間的間距較小，在器件存儲、運輸、使用的過程中，不可避免的會發生觸碰跌落等會對器件造成沖擊的事件，某些器件的工作環境本身就存在機械沖擊的條件，部分鍵合絲如果在沖擊過程中的擺動幅度達到相鄰鍵合絲間距一半以上，就有可能發生觸碰短路的問題，引起元器件的功能異常甚至燒毀。

目前，針對鍵合絲焊點開展的檢測試驗主要標準有GJB 548和MIL-STD-883，其中的規定主要針對是鍵合點的可靠性開展的，例如內部結構情況檢測、鍵合點拉力測試、鍵合點剪切測試、自由振動試驗和機械沖擊試驗等，缺少針對鍵合絲位移偏轉的檢測方法。高密度封裝集成電路通常為系統中的重要組成部分，鍵合絲受機械沖擊觸碰短路的問題應該得到重視，電氣設備在選用高密度封裝集成電路時，也要考慮鍵合絲觸碰風險，保證設備的可靠性。為此，本方法采用田口設計的理論分析鍵合絲偏轉的影響因素及影響大小，提出了一種考慮高密度封裝集成電路在實際使用過程中經歷的沖擊條件、鍵合絲的結構參數和材料特性的觸碰風險評估方法。為高密度封裝集成電路在沖擊條件下的觸碰提供檢測方法，建立一套鍵合絲位移偏轉情況下的可靠性檢測流程，為工程實踐提供理論指導。

(三)發明內容：

1、目的：本發明的目的是提供一種基于田口設計的高密度鍵合絲沖擊觸碰風險評估方法，該方法考慮了高密度封裝集成電路鍵合絲的結構參數、材料特性及實際使用過程中面臨的沖擊條件。該方法彌補了鍵合絲沖擊觸碰檢測方法缺失的漏洞，通過仿真的方法進行風險評估時間短、成本低且便于實施，為工程實踐中鍵合絲的設計提供理論指導。

2、技術方案：本發明是一種基于田口設計的高密度鍵合絲沖擊觸碰風險評估方法，它包括如下步驟：

步驟一：鍵合絲偏轉位移影響因素分析