[發明專利]半導體裝置

有效

• 申請號: 201710909111.8
• 申請日: 2017-09-29
• 公開（公告）號: CN107919856B
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 渡邊伸介;西澤弘一郎
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H03F1/30
• 分類號: H03F1/30;H03F3/16
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 何立波;張天舒

本發明涉及具有場效應晶體管的半導體裝置，其目的在于得到能夠抑制基板的面積的增加的半導體裝置。本發明涉及的半導體裝置具有：晶體管，其設置于第1基板；柵極焊盤，其與該晶體管的柵極電極連接；導電性凸塊，其設置于該柵極焊盤之上；第2基板，其設置于該第1基板的上方，具有第1面和第2面；第1電極，其從該第1面貫穿至該第2面，在該第2面側與該導電性凸塊連接；電阻，其一端連接于該第1電極的該第1面側，另一端連接于輸入端子；以及第2電極，其與該第1電極相鄰設置在該第1面，以不經由該電阻的狀態連接于該輸入端子，該晶體管的柵極泄漏電流從該第1電極通過該第2基板的該母材及該第2電極而流動至該輸入端子。

技術領域

本發明涉及一種半導體裝置，該半導體裝置具有將高頻信號放大的場效應晶體管。

背景技術

就使用了化合物半導體的高頻用FET(Field Effect Transistor)而言，有時柵極電極和輸入端子經由電阻而連接。該電阻是為了實現振蕩的抑制以及施加至FET的柵極電壓的調整而設置的。如果FET的溫度上升，則有時會產生柵極泄漏電流。如果該柵極泄漏電流流過與柵極電極連接的電阻，則施加至FET的柵極電壓由于電壓降而上升。其結果，流過FET的漏極電流增加，FET進一步發熱。由此，柵極泄漏電流進一步增加。由于其連鎖反應，FET有可能受到損傷。

對此，專利文獻1公開了一種具有偏置電路的半導體裝置，該偏置電路具有NIN元件。NIN元件與電阻并聯連接，該電阻連接于柵極偏置供給電源與柵極之間。NIN元件具有在2個N型的導電性接觸層之間夾著半絕緣性的半導體層的結構。NIN元件的電阻值伴隨著溫度上升而降低。因此，如果溫度上升，則偏置電路的電阻值減小。此時，即使柵極泄漏電流增加，柵極電位的上升也得到抑制。因此，FET的溫度上升得到抑制。

專利文獻1：日本特開平11－297941號公報

就專利文獻1所示的半導體裝置而言，在基板形成FET及NIN元件。此時，將FET和NIN元件靠近配置這一作法有時會受到限制。因此，即使FET處于高溫狀態，NIN元件的溫度有時也難以上升。因此，有可能無法充分地抑制柵極電位的上升。另外，如果基板使用與硅相比帶隙寬的化合物半導體，則能夠制作適于大功率動作的FET。另一方面，對于由化合物半導體形成的NIN元件，即使FET的溫度上升，電阻有時也難以下降。因此，有可能無法充分利用NIN元件來抑制柵極電位的上升。

另外，為了形成NIN元件而增加基板的面積。因此，制造成本增加。另外，為了充分地得到FET的性能，期望將匹配電路形成于FET的附近。但是，如果在FET的附近形成NIN元件，則有時無法在FET的附近配置匹配電路。此時，有可能抑制FET的性能。

發明內容

本發明就是為了解決上述課題而提出的，目的在于得到一種能夠抑制基板的面積的增加的半導體裝置。

本發明涉及的半導體裝置具有：第1基板；晶體管，其設置于該第1基板；柵極焊盤，其設置于該第1基板的上表面，與該晶體管的柵極電極連接；導電性凸塊，其設置于該柵極焊盤之上；第2基板，其設置于該第1基板的上方，具有第1面和第2面，該第2面是與該第1面相反的面；第1電極，其從該第1面貫通至該第2面，在該第2面側與該導電性凸塊連接；電阻，其一端連接于該第1電極的該第1面側，另一端連接于輸入端子；以及第2電極，其與該第1電極相鄰設置在該第1面，以不經由該電阻的狀態連接于該輸入端子，該第1電極和該第2電極由該第2基板的母材隔開，從該晶體管的漏極電極流動至該柵極電極的柵極泄漏電流從該第1電極通過該第2基板的該母材及該第2電極而流動至該輸入端子。

發明的效果