[發明專利]同步半導體集成電路中的時控式命令時序調整

有效

• 申請號: 201710895449.2
• 申請日: 2017-09-28
• 公開（公告）號: CN108022610B
• 公開（公告）日: 2021-10-29
• 發明（設計）人: M·曼寧;S·伊頓
• 申請（專利權）人: 芯成半導體有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王允方

1.一種時控式集成電路，其接收具有時鐘頻率的輸入時鐘信號及用于存取所述時控式集成電路中的存儲器陣列的命令信號，所述時控式集成電路包括：

時鐘頻率檢測電路，其接收所述輸入時鐘信號且產生時鐘檢測輸出信號，所述時鐘檢測輸出信號響應于所述時鐘頻率低于頻率閾值而具有第一邏輯狀態，且響應于所述時鐘頻率處于或高于頻率閾值而具有第二邏輯狀態；及

等待時間調整電路，其接收所述輸入時鐘信號、所述命令信號及所述時鐘檢測輸出信號，所述命令信號包括用于從所述存儲器陣列讀取數據的讀取命令信號或用于將數據寫入到所述存儲器陣列的寫入命令信號，所述等待時間調整電路產生經時序調整控制信號，所述經時序調整控制信號是被延遲達第一時序等待時間的所述命令信號，所述第一時序等待時間包括所述輸入時鐘信號的一或多個時鐘周期，其中所述等待時間調整電路響應于所述時鐘檢測輸出信號而調整所述第一時序等待時間，

其中響應于所述命令信號是所述讀取命令信號而將所述經時序調整控制信號應用于所述存儲器陣列以存取所述存儲器陣列以從所述存儲器陣列獲得讀取數據，所述存儲器陣列在所述經時序調整控制信號的控制下提供所述讀取數據，以及

其中響應于所述命令信號是所述寫入命令信號而將所述經時序調整控制信號應用于所述存儲器陣列以存取所述存儲器陣列以將寫入數據提供到所述存儲器陣列，所述存儲器陣列在所述經時序調整控制信號的控制下捕獲所述寫入數據。

2.根據權利要求1所述的時控式集成電路，其中響應于所述時鐘檢測輸出信號具有所述第一邏輯狀態，所述等待時間調整電路產生是被延遲達所述第一時序等待時間的所述命令信號的所述經時序調整控制信號；且響應于所述時鐘檢測輸出信號具有所述第二邏輯狀態，所述等待時間調整電路產生是被延遲達第二時序等待時間的所述命令信號的所述經時序調整控制信號，所述第二時序等待時間是從所述第一時序等待時間調整得出。

3.根據權利要求2所述的時控式集成電路，其中響應于所述時鐘檢測輸出信號具有所述第二邏輯狀態，所述等待時間調整電路將一或多個時鐘周期添加到所述第一時序等待時間。

4.根據權利要求2所述的時控式集成電路，其中響應于所述時鐘檢測輸出信號具有所述第二邏輯狀態，所述等待時間調整電路從所述第一時序等待時間移除一或多個時鐘周期。

5.根據權利要求1所述的時控式集成電路，其中響應于所述時鐘檢測輸出信號具有所述第二邏輯狀態，所述等待時間調整電路產生是被延遲達所述第一時序等待時間的所述命令信號的所述經時序調整控制信號；且響應于所述時鐘檢測輸出信號具有所述第一邏輯狀態，所述等待時間調整電路產生是被延遲達第二時序等待時間的所述命令信號的所述經時序調整控制信號，所述第二時序等待時間是從所述第一時序等待時間調整得出。

6.根據權利要求5所述的時控式集成電路，其中響應于所述時鐘檢測輸出信號具有所述第一邏輯狀態，所述等待時間調整電路將一或多個時鐘周期添加到所述第一時序等待時間。

7.根據權利要求5所述的時控式集成電路，其中響應于所述時鐘檢測輸出信號具有所述第一邏輯狀態，所述等待時間調整電路從所述第一時序等待時間移除一或多個時鐘周期。

8.根據權利要求1所述的時控式集成電路，其中所述等待時間調整電路包括串聯連接且由所述輸入時鐘信號進行時控的多個時鐘級，所述多個時鐘級確定所述第一時序等待時間，所述命令信號通過所述多個時鐘級被移位以產生具有所述第一時序等待時間的所述經時序調整控制信號。

9.根據權利要求8所述的時控式集成電路，其中所述等待時間調整電路進一步包括級跳過電路，所述級跳過電路經配置以響應于所述時鐘檢測輸出信號而調整所述多個時鐘級中的時鐘級的數目，所述級跳過電路從所述多個時鐘級移除一或多個時鐘級。