[發明專利]現場可編程門陣列多版本配置芯片、系統和方法

有效

• 申請號: 201710889479.2
• 申請日: 2017-09-27
• 公開（公告）號: CN107704285B
• 公開（公告）日: 2021-01-05
• 發明（設計）人: 謝元祿;劉明;張坤;呼紅陽;霍長興;劉璟;畢津順;王艷;盧年端
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F9/445
• 分類號: G06F9/445;G06F8/65
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種FPGA多版本配置的系統，該系統包括：

一種FPGA多版本配置芯片，所述芯片為一個封裝體，包括：

至少一個存儲單元，用于存儲FPGA的配碼數據文件；

控制單元，與存儲單元相連接，能夠對存儲單元進行讀取、擦除、寫入操作，所述控制單元能夠獲取存儲單元中的數據，修改存儲單元中的數據內容，并對存儲單元進行控制，所述控制單元包括：

版本切換通信接口，用于控制單元接收數據、地址和控制信息，實現配碼數據文件在線切換，所述控制單元接收到配碼版本的首地址后，按照指定的地址、讀取相應版本的配碼數據并完成FPGA配置；

FPGA配置接口，用于控制單元與FPGA的交互實現FPGA的配置，包括工作時序信號及控制信號接口；版本切換模塊，用于控制在線切換FPGA的配碼版本，通過所述版本切換模塊，在FPGA正常工作期間，實時更改FPGA的功能、或者在線切換FPGA的配碼版本；

當需要更新FPGA的功能時，即需要更新FPGA的配碼版本時，所述版本切換模塊通過FPGA多版本配置芯片中控制單元的版本切換通信接口，將期望的目標版本在存儲單元中的首地址傳輸給控制單元，然后通過PROG_B信號將FPGA的配置邏輯復位；當PROG_B的復位信號撤銷后，控制單元會按照之前控制單元的版本切換通信接口接收到的首地址從存儲單元中讀取相應版本的配碼，并將其傳輸給FPGA；

所述版本切換模塊設置在FPGA中或FPGA片外的第三方控制器；在采用第三方控制器的情況下，設置一上級控制器用于判斷FPGA何時需要更新版本、并在正確的時間通知第三方控制器進行版本切換，所述上級控制器連接到FPGA與第三方版本切換模塊。

2.根據權利要求1所述的系統，FPGA進行配碼版本切換的時機由FPGA內部自身的用戶邏輯來決定或由另外的上位機來決定；當上位機認為需要切換FPGA的配碼版本時，通過指令鏈路向FPGA發送版本切換指令、以及新版本在存儲單元中的首地址，FPGA在收到指令和地址之后，通過版本切換模塊完成相應的版本切換操作。

3.一種FPGA多版本配置的方法，采用如權利要求1-2中任一項所述的FPGA多版本配置的系統，包括：

步驟S1，FPGA多版本配置芯片及待配置FPGA上電，FPGA進行初始化配置，在FPGA上電時默認加載最低地址空間的配碼，即第1個版本的配碼；

步驟S2，FPGA進入正常工作模式，在FPGA正常工作模式時，若需要更新FPGA的功能，即需要更新FPGA的配碼版本，則轉至步驟S3；若不需要更新FPGA的功能，則繼續返在正常模式運行；

步驟S3，版本切換模塊通過FPGA多版本配置芯片中控制單元的版本切換通信接口，將期望的目標版本在存儲單元中的首地址傳輸給FPGA多版本配置芯片中的控制單元；

步驟S4，通過復位信號重啟新一輪FPGA配置，配置結束后返回步驟S2，FPGA進入正常工作模式。

4.根據權利要求3所述的方法，所述步驟S3中，包括：

子步驟S31，版本切換模塊首先將片選信號CS#置為有效，然后翻轉時鐘信號SCLK和輸出數據信號SO，將期望的目標版本在存儲單元中的首地址傳輸給FPGA多版本配置芯片中的控制單元；

子步驟S32，控制單元成功接收到目標版本的首地址之后，將SO置為預定狀態作為握手應答；

子步驟S33，版本切換模塊在SI信號端上檢測到控制單元傳輸的輸出數據信號SO配置為預定狀態，則認為控制單元成功接收到目標版本的首地址，握手過程已經完成；

子步驟S34，版本切換模塊將連接FPGA復位管腳的PROG_B置為低電平并保持一段時間，將FPGA自身的配置邏輯復位；

子步驟S35，版本切換模塊將PROG_B再次釋放為高電平之后，FPGA脫離復位狀態并從存儲單元中開始新一輪加載操作，加載的目標配碼即是之前通過所述版本切換通信接口所指定的目標版本的配碼。

5.根據權利要求4所述的方法，所述預定狀態為持續預定時間以上的高電平或特定的電平序列。