[發明專利]一種可重構任務的流水優化方法

在審

• 申請號: 201710888566.6
• 申請日: 2017-09-27
• 公開（公告）號: CN107832085A
• 公開（公告）日: 2018-03-23
• 發明（設計）人: 胡威;郭宏;蔣旻;呂向宇;蔡熙隆;張進;涂文麗;陳雙;李震號;郭易
• 申請（專利權）人: 武漢科技大學
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 杭州宇信知識產權代理事務所(普通合伙)33231
• 代理人: 張宇娟

技術領域

本發明涉及可重構技術領域，特別是涉及一種可重構任務的流水優化方法。

背景技術

可重構計算被視為能夠將傳統處理器的高度靈活性與ASIC(Application Specific Integrated Circuit)所具有的高處理效率進行結合的有效解決方案。由于可重構體系結構具有較好的適應性，針對不同應用能夠通過不同粒度的并行來加快處理速度。在可重構設備中，FPGA(Field－Programmable Gate Array)是最廣泛使用的可重構器件。動態可重配置的FPGA是實現硬件級別多任務的重要基礎。此類FPGA的處理區域通常劃分成不同的子塊。這些子塊分屬于不同的硬件任務。當新的硬件任務達到時，需要為該硬件任務分配一個空閑的子塊，同時其他的既存硬件任務不能受到影響。如果一個硬件任務執行完成，那么該任務所占據的子塊應當被釋放，并作為候選子塊以備其他硬件任務的使用。在重分配期間，沒有任何的其他硬件任務會受到影響，多個硬件任務可以共享整個處理區域。

可重構系統中由重配置引起的GPC或RPU停止工作而造成的延時稱為配置延時，配置延時是純粹的性能開銷。為了確保重配置的開銷不會抵消硬件加速所獲得的性能收益，之前的研究提出了很多種從設備層到應用層的不同方法來減少或者隱藏重配置延時，包括：配置緩存、配置預取、重定位和碎片整理以及配置壓縮。

因為大量的配置延時都是由于主處理器和可重構硬件的距離、以及從主存甚至文件讀取配置數據所引起的，所以配置緩存可能降低配置開銷。通過在靠近可重構硬件的快速存儲器上保存配置數據，能夠加快重配置數據的傳輸，從而減少重配置開銷。

現有技術中的一些研究中對片上緩存進行劃分，將其中的一部分用作配置數據的緩存。專用的配置緩存還可以進一步就近布置，配置數據通過高帶寬的并行下載直接輸出到可重構硬件，能夠進一步減少配置延時。MC-FPGA中的多上下文存儲也可以視為配置緩存，MC-FPGA的配置緩存更是直接輸出到可編程邏輯。

其它一些研究關注于配置緩存策略與算法，包括針對單上下文FPGA、MC-FPGA和PRTR FPGA分別提出的幾種配置緩存算法。對于單上下文FPGA,采用了模擬退火算法和基于硬件核關聯性的分組算法，盡可能將相鄰執行的硬件核聚集在同一個組內，減少重構次數；MC-FPGA可視作多個單上下文FPGA，因此可采用與單上下文FPGA相同的分組算法以減少上下文切換，但是對于MC-FPGA還存在上下文替換的問題，分別采用Belady算法和LRU算法作為靜態和動態的替換算法；對于PRTR FPGA,仍采用模擬退火算法和一種改進的模擬退火算法來減少重構次數，另外，還提出了離線的Lower Bound最小部分替換和全局最小重構代價替換算法，以及運行時的LRU、考慮大小和頻率的處罰導向的替換算法。

還有研究提出了基于歷史和基于處罰的替換算法，基于歷史的算法根據過去的硬件核調用情況，預測選擇未來最遠的硬件核進行替換；而基于處罰的算法則賦予被調用的硬件核一個大常量作為代價值，而其他的硬件核代價則減去總體器件大小和硬件核大小的差，需要時選擇最小代價的硬件核進行替換。另外，基于分頁的局部動態重構FPGA模型，利用先驗算法(Prior Algorithm)發掘硬件核間的關聯規則，按頁大小對硬件核進行分組，減少頁替換次數；還有同樣通過分析不同應用間的相似性，在映射時將應用的硬件核分為與重構區域相同大小的分組，并將需要重配置的硬件核映射到相同的組中，來減少不同應用間切換時所需要重配置的面積，從而最小化重配置延時。

為了避免替換策略錯誤替換而增加額外的重構開銷，一些研究還提出了配置鎖定(Configuration Locking)方法，確保關鍵硬件核的配置不被替換。一些粗粒度的可重構結構也采用了配置緩存技術來降低配置代價。

當重構是必需的時候，可以進行配置預取，使重配置過程與GPC的有效計算重疊，避免或減少GPC停頓，從而隱藏或減少重配置開銷。