[發(fā)明專利]一種實(shí)現(xiàn)數(shù)據(jù)處理的方法及終端

有效

• 申請(qǐng)?zhí)枺?/td>: 201710881680.6
• 申請(qǐng)日: 2017-09-26
• 公開（公告）號(hào): CN107861892B
• 公開（公告）日: 2021-08-03
• 發(fā)明（設(shè)計(jì)）人: 張家樺;鄭薦軒
• 申請(qǐng)（專利權(quán)）人: 大唐微電子技術(shù)有限公司
• 主分類號(hào): G06F12/14
• 分類號(hào): G06F12/14;G06F11/10;G06F21/60
• 代理公司: 北京安信方達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11262
• 代理人: 韓輝峰;李丹

一種實(shí)現(xiàn)數(shù)據(jù)處理的方法及裝置，包括：將寫入高速緩存(Cache)的數(shù)據(jù)以字節(jié)為單位進(jìn)行拆分，獲得一個(gè)或一個(gè)以上待加密單位數(shù)據(jù)；按照預(yù)設(shè)的加密算法對(duì)拆分獲得的各待加密單位數(shù)據(jù)分別進(jìn)行加密，以獲得加密數(shù)據(jù)。本發(fā)明實(shí)施例降低了對(duì)寫入Cache進(jìn)行加密處理的復(fù)雜度，減少了進(jìn)行安全性保護(hù)的時(shí)間代價(jià)。

技術(shù)領(lǐng)域

本文涉及但不限于嵌入式技術(shù)，尤指一種實(shí)現(xiàn)數(shù)據(jù)處理的方法及終端。

背景技術(shù)

隨著嵌入式系統(tǒng)的發(fā)展，嵌入式處理器的主頻不斷提高，而由于工藝發(fā)展的局限，存儲(chǔ)器(Memory)讀出速度相對(duì)較慢。目前在國內(nèi)典型55納米工藝線上，閃存(Flash)讀出速度能達(dá)到20納秒(ns)就已經(jīng)非常快了。這就導(dǎo)致出現(xiàn)了慢速系統(tǒng)存儲(chǔ)器不能匹配高速中央處理器(CPU)處理能力的情況。為解決這一問題，許多高性能的嵌入式處理器內(nèi)部集成了高速緩存(Cache)。

參照相關(guān)技術(shù)，一般芯片都會(huì)對(duì)Memory進(jìn)行安全防護(hù)，但當(dāng)數(shù)據(jù)從Memory進(jìn)入到Cache后，Cache中的數(shù)據(jù)就失去了防護(hù)措施，容易被非法攻擊竊取，造成信息泄露。所以，Cache中信息的安全性和完整性也至關(guān)重要；其中，數(shù)據(jù)的安全性是指數(shù)據(jù)對(duì)未授權(quán)個(gè)體、實(shí)體或者流程不可用或者不被泄露的屬性。數(shù)據(jù)的完整性是指數(shù)據(jù)不受未經(jīng)許可的方法變更或破壞的屬性。圖1為相關(guān)技術(shù)對(duì)Cache進(jìn)行防護(hù)處理的示意圖，如圖1所示，數(shù)據(jù)進(jìn)出Cache時(shí)，會(huì)通過預(yù)先設(shè)置的加解密算法、完全性算法及密鑰進(jìn)行邏輯加密；保證了數(shù)據(jù)的安全及完整。目前，對(duì)Cache中的數(shù)據(jù)進(jìn)行加密和完整性保護(hù)的技術(shù)往往都需要進(jìn)行較為復(fù)雜的運(yùn)算(例如高級(jí)加密標(biāo)準(zhǔn)(AES)算法)，造成了系統(tǒng)的時(shí)間和空間效率的損失。損失的時(shí)間及空間效率影響到了Cache的設(shè)計(jì)。

對(duì)大多數(shù)微控制單元(MCU)芯片而言，系統(tǒng)的頻率在逐漸提高，主流芯片基本已經(jīng)在200兆赫茲(MHz)左右；因此，每個(gè)周期的時(shí)間只有5ns左右，時(shí)序非常緊張。為盡可能的減小加密和完整性保護(hù)的時(shí)間代價(jià)，Cache每次取出的數(shù)據(jù)往往都會(huì)大于CPU所需；也因?yàn)檫@個(gè)原因，大部分Cache都是集成在處理器內(nèi)部。而Cache與處理器緊密結(jié)合的方式使其成為CPU的“專屬部件”；如果處理器更換，就需要重新設(shè)計(jì)Cache，影響Cache的可移植性。

發(fā)明內(nèi)容

以下是對(duì)本文詳細(xì)描述的主題的概述。本概述并非是為了限制權(quán)利要求的保護(hù)范圍。

本發(fā)明實(shí)施例提供一種實(shí)現(xiàn)數(shù)據(jù)處理的方法及終端，能夠減少進(jìn)行安全性和完整性保護(hù)的時(shí)間代價(jià)。

本發(fā)明實(shí)施例提供了一種實(shí)現(xiàn)數(shù)據(jù)處理的方法，包括：

將寫入高速緩存Cache的數(shù)據(jù)以字節(jié)為單位進(jìn)行拆分，獲得一個(gè)或一個(gè)以上待加密單位數(shù)據(jù)；

按照預(yù)設(shè)的加密算法對(duì)拆分獲得的各待加密單位數(shù)據(jù)分別進(jìn)行加密，以獲得加密數(shù)據(jù)。

可選的，所述對(duì)拆分獲得的各待加密單位數(shù)據(jù)分別進(jìn)行加密包括：

通過預(yù)先存儲(chǔ)的密鑰key、所述待加密單位數(shù)據(jù)自身、和/或所述待加密單位數(shù)據(jù)的寫入地址進(jìn)行異或運(yùn)算，分別對(duì)各所述待加密單位數(shù)據(jù)進(jìn)行加密。

可選的，所述對(duì)拆分獲得的各待加密單位數(shù)據(jù)分別進(jìn)行加密包括：

將每一個(gè)所述待加密單位數(shù)據(jù)，等分為大小為4比特的數(shù)據(jù)第一部分和數(shù)據(jù)第二部分；

將預(yù)先存儲(chǔ)的密鑰等分為大小為4比特的一個(gè)或一個(gè)以上密鑰子部分，并將等分獲得的密鑰子部分拆分至密鑰子部分個(gè)數(shù)相等的密鑰第一組和密鑰第二組；

將各所述待加密單位數(shù)據(jù)的寫入地址分別等分為地址第一部分和地址第二部分；

對(duì)所述密鑰第一組中包含的密鑰子部分進(jìn)行異或處理，獲得第一密鑰數(shù)據(jù)；

將獲得的所述第一密鑰數(shù)據(jù)、當(dāng)前待加密單位數(shù)據(jù)對(duì)應(yīng)的所述地址第一部分、當(dāng)前待加密單位數(shù)據(jù)進(jìn)行異或，獲得當(dāng)前待加密單位數(shù)據(jù)加密后的數(shù)據(jù)高位；