[發明專利]形成保護層以防止形成泄漏路徑

有效

• 申請號: 201710857999.5
• 申請日: 2017-09-21
• 公開（公告）號: CN108122831B
• 公開（公告）日: 2020-12-25
• 發明（設計）人: 徐永昌;林郁翔
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/8234
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在襯底上方形成柵極結構。柵極結構包括柵電極和位于柵電極上方的硬掩模。硬掩模包括第一介電材料。在柵極結構上方形成第一層間電介質(ILD)。第一ILD包括不同于第一介電材料的第二介電材料。在第一ILD中形成第一通孔。通過包括第一介電材料的間隔件圍繞第一通孔的側壁。在第一ILD上方形成第二ILD。在第二ILD中形成貫通孔。貫通孔暴露第一通孔。在貫通孔中形成保護層。去除保護層的底部。之后實施蝕刻工藝。保護層的剩余部分防止在蝕刻工藝期間蝕刻間隔件。本發明實施例涉及一種制造半導體器件的方法。

技術領域

本發明實施例涉及一種制造半導體器件的方法，更具體地，涉及形成保護層以防止形成泄漏路徑。

背景技術

半導體集成電路(IC)產業已經經歷了快速發展。IC材料和設計上的技術進步已經產生了一代又一代IC，其中，每一代IC都比上一代IC具有更小和更復雜的電路。然而，這些進步增加了處理和制造IC的復雜程度，并且為了實現這些進步，需要IC處理和制造中的類似發展。在集成電路演化過程中，功能密度(即，每一芯片面積上互連器件的數量)通常已經增加，而幾何尺寸(即，可以使用制造工藝產生的最小組件(或線))已經減小。

然而，現有的半導體制造仍然可能具有特定缺點。一個缺點是，隨著半導體器件按比例不斷縮小，特定制造工藝可能導致意外的后果。例如，導電通孔/接觸件的形成可以涉及蝕刻硬掩模。該蝕刻工藝可能導致其他組件(與硬掩模具有相同或類似的材料組成)被無意地蝕刻穿過。結果，可能產生泄漏路徑，這可能產生不期望的電短路，不期望的電短路可導致降低的器件性能或故障。

因此，雖然現有的半導體器件及其制造通常已經滿足它們的預期目的，但是它們還沒有在每個方面完全令人滿意。

發明內容

根據本發明的一些實施例，提供了一種制造半導體器件的方法，包括：接收半導體器件，所述半導體器件包括第一層間電介質(ILD)和設置在所述第一層間電介質上方的第二層間電介質，其中，第一通孔設置在所述第一層間電介質中，并且其中，間隔件設置在所述第一通孔的側壁上；在所述第二層間電介質中形成貫通孔，所述貫通孔暴露所述第一通孔；在所述貫通孔中形成保護層；以及在形成所述保護層之后實施蝕刻工藝。

根據本發明的另一些實施例，還提供了一種制造半導體器件的方法，包括：在襯底上方形成柵極結構，所述柵極結構包括柵電極和位于所述柵電極上方的硬掩模，其中，所述硬掩模包括第一介電材料；在所述柵極結構上方形成第一層間電介質(ILD)，其中，所述第一層間電介質包括不同于所述第一介電材料的第二介電材料；在所述第一層間電介質中形成第一通孔，其中，通過間隔件圍繞所述第一通孔的側壁，所述間隔件包括所述第一介電材料；在所述第一層間電介質上方形成第二層間電介質；在所述第二層間電介質中形成貫通孔，所述貫通孔暴露所述第一通孔；在所述貫通孔中形成保護層；去除所述保護層的底部；以及之后實施蝕刻工藝，其中，所述保護層的剩余部分防止在蝕刻工藝期間蝕刻所述間隔件。

根據本發明的又一些實施例，還提供了一種制造半導體器件的方法，包括：在襯底上方形成柵極結構，所述柵極結構包括柵電極和位于所述柵電極上方的硬掩模，其中，所述硬掩模包括氮化硅；在所述柵極結構上方形成第一層間電介質(ILD)，其中，所述第一層間電介質包括氧化硅；在所述第一層間電介質中形成第一通孔，其中，通過包括氮化硅的間隔件圍繞所述第一通孔的側壁；在所述第一層間電介質上方形成第二層間電介質，其中，所述第二層間電介質包括氮化硅；在所述第二層間電介質中形成貫通孔，所述貫通孔暴露所述通孔并且暴露所述間隔件的第一部分；在所述貫通孔中形成保護層，其中，所述保護層包括聚合物；去除所述保護層的底部，其中，所述保護層的剩余部分仍覆蓋所述間隔件的第一部分；以及實施蝕刻工藝以去除所述硬掩模的部分，從而暴露所述柵電極的部分，其中，所述聚合物對于所述氮化硅具有蝕刻選擇性，從而使得所述保護層的剩余部分防止在所述蝕刻工藝期間所述間隔件被無意蝕刻。

附圖說明