[發(fā)明專利]一種面向FPGA硬件木馬植入的邏輯網(wǎng)表分析方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201710857815.5
• 申請(qǐng)日: 2017-09-21
• 公開（公告）號(hào): CN107609287A
• 公開（公告）日: 2018-01-19
• 發(fā)明（設(shè)計(jì)）人: 王堅(jiān);陳哲;龍?jiān)畦?/a>;李桓;楊鍊
• 申請(qǐng)（專利權(quán)）人: 電子科技大學(xué)
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50;G06F21/55
• 代理公司: 成都正華專利代理事務(wù)所(普通合伙)51229
• 代理人: 何凡,李林合

技術(shù)領(lǐng)域

本發(fā)明屬于硬件安全技術(shù)領(lǐng)域，具體涉及一種面向FPGA硬件木馬植入的邏輯網(wǎng)表分析方法的設(shè)計(jì)。

背景技術(shù)

木馬植入是硬件安全分析的一種常用技術(shù)。現(xiàn)有的硬件木馬植入方式主要是在集成電路中嵌入某種電路結(jié)構(gòu)，其中嵌入的部分稱作木馬。這樣的硬件木馬植入方式可以滿足集成電路的安全分析需求。例如針對(duì)集成電路中插入的硬件木馬，評(píng)估電路布局對(duì)硬件木馬的敏感性；或者針對(duì)集成電路，檢測(cè)硬件木馬插入引入的延遲異常。

然而，如今FPGA(Field-Programmable Gate Array，即現(xiàn)場(chǎng)可編程門陣列)系列正在越來越多的替代ASIC或其他中小規(guī)模的芯片，現(xiàn)有的主要針對(duì)集成電路的木馬植入方式不能滿足FPGA的硬件安全分析的需求，所以必須開發(fā)出針對(duì)FPGA的硬件木馬植入方式。

現(xiàn)有技術(shù)中，通過軟件程序可以直接對(duì)FPGA的配置比特流進(jìn)行修改，且硬件木馬插入映射到FPGA電路中具有可行性。此外，現(xiàn)有的測(cè)試程序也可以實(shí)現(xiàn)對(duì)FPGA硬件木馬的檢測(cè)和定位。然而現(xiàn)有的FPGA硬件木馬植入技術(shù)均具有精確度較低，且不易于實(shí)現(xiàn)的缺點(diǎn)。

發(fā)明內(nèi)容

本發(fā)明的目的是為了解決在一定的輸入條件下找出FPGA邏輯網(wǎng)表中信號(hào)翻轉(zhuǎn)率較低的節(jié)點(diǎn)，進(jìn)而將FPGA硬件木馬植入于這些節(jié)點(diǎn)之中，以保證FPGA硬件木馬植入的有效性和高效性，提出了一種面向FPGA硬件木馬植入的邏輯網(wǎng)表分析方法。

本發(fā)明的技術(shù)方案為：一種面向FPGA硬件木馬植入的邏輯網(wǎng)表分析方法，包括以下步驟：

S1、對(duì)給定FPGA邏輯網(wǎng)表進(jìn)行預(yù)處理，并對(duì)FPGA邏輯網(wǎng)表電路中的各節(jié)點(diǎn)進(jìn)行編號(hào)；

S2、建立FPGA邏輯網(wǎng)表中各常用元件的信號(hào)概率計(jì)算模型；

S3、根據(jù)步驟S1中的節(jié)點(diǎn)編號(hào)結(jié)果以及步驟S2中的信號(hào)概率計(jì)算模型，計(jì)算FPGA邏輯網(wǎng)表電路中各節(jié)點(diǎn)的信號(hào)概率；

S4、根據(jù)各節(jié)點(diǎn)的信號(hào)概率計(jì)算FPGA邏輯網(wǎng)表電路中各節(jié)點(diǎn)的信號(hào)翻轉(zhuǎn)概率；

S5、選擇信號(hào)翻轉(zhuǎn)概率最小的節(jié)點(diǎn)作為可利用的木馬植入節(jié)點(diǎn)。

本發(fā)明的有益效果是：本發(fā)明可以精確地計(jì)算出FPGA邏輯網(wǎng)表的等效電路結(jié)構(gòu)中的各個(gè)節(jié)點(diǎn)的信號(hào)翻轉(zhuǎn)概率，準(zhǔn)確找出信號(hào)翻轉(zhuǎn)概率較低的節(jié)點(diǎn)，進(jìn)而讓FPGA硬件木馬可以有效的植入，保證了FPGA硬件木馬植入的有效性和高效性，具有精確度高、易于實(shí)現(xiàn)的特點(diǎn)。

附圖說明

圖1所示為本發(fā)明實(shí)施例提供的一種面向FPGA硬件木馬植入的邏輯網(wǎng)表分析方法流程圖。

具體實(shí)施方式

現(xiàn)在將參考附圖來詳細(xì)描述本發(fā)明的示例性實(shí)施方式。應(yīng)當(dāng)理解，附圖中示出和描述的實(shí)施方式僅僅是示例性的，意在闡釋本發(fā)明的原理和精神，而并非限制本發(fā)明的范圍。

本發(fā)明實(shí)施例提供了一種面向FPGA硬件木馬植入的邏輯網(wǎng)表分析方法，如圖1所示，包括以下步驟S1-S5：

S1、對(duì)給定FPGA邏輯網(wǎng)表進(jìn)行預(yù)處理，并對(duì)FPGA邏輯網(wǎng)表電路中的各節(jié)點(diǎn)進(jìn)行編號(hào)。步驟S1具體包括以下分步驟S11-S13：

S11、將給定FPGA邏輯網(wǎng)表的xdl形式的網(wǎng)表文件轉(zhuǎn)換為txt文本形式，并使用matlab對(duì)txt文本進(jìn)行讀取。

S12、將FPGA邏輯網(wǎng)表電路中的各節(jié)點(diǎn)從1到N依次進(jìn)行編號(hào)，N為FPGA邏輯網(wǎng)表電路中的節(jié)點(diǎn)總數(shù)。

S13、將FPGA邏輯網(wǎng)表電路的拓?fù)湫畔⑥D(zhuǎn)換為用鄰接矩陣結(jié)構(gòu)表示。

S2、建立FPGA邏輯網(wǎng)表中各常用元件的信號(hào)概率計(jì)算模型。

本發(fā)明實(shí)施例中，F(xiàn)PGA邏輯網(wǎng)表中各常用元件包括LUT(Look-Up-Table，查找表)、F7MUX(F7-multiplexer，F(xiàn)7型號(hào)多路復(fù)用器)、D觸發(fā)器以及鎖存器。

對(duì)于LUT而言，我們根據(jù)網(wǎng)表的邏輯函數(shù)讀取LUT的對(duì)應(yīng)表達(dá)式，然后將RAM型的LUT轉(zhuǎn)為用相應(yīng)的門結(jié)構(gòu)表示。LUT的信號(hào)概率計(jì)算模型包括LUT中與/或門的輸出信號(hào)概率計(jì)算公式以及各輸出信號(hào)相關(guān)系數(shù)的計(jì)算公式。

其中，與門的輸出信號(hào)概率計(jì)算公式為：

p(l_and)＝p(i_and)p(j_and)C(i_and,j_and) (1)