[發明專利]半導體封裝

有效

• 申請號: 201710850559.7
• 申請日: 2017-09-20
• 公開（公告）號: CN108447849B
• 公開（公告）日: 2019-09-20
• 發明（設計）人: 宋元輔;趙興華;劉明琪;陳鴻勝
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蕭輔寬

本發明之一半導體封裝包括：一鈍化層(passivation layer)，其具有一第一表面及與該第一表面相對之一第二表面該鈍化層界定自該第一表面延伸至該第二表面之一通孔(through hole)，其自該第一面延伸至該第二表面，該通孔進一步由該鈍化層之一第一側壁及一第二側壁所界定；一第一傳導層，其在該鈍化層之該第一表面及該第一側壁上；一第二傳導層，其在該鈍化層之該第二表面及該第二側壁上；及一第三傳導層，其系介于該第一傳導層與該第二傳導層之間。

技術領域

本發明系關于一種半導體封裝，更特定而言，本發明系關于一種具有堆棧通路(stacked-via)之結構之半導體封裝。

背景技術

自集成電路問世以來，由于各種電子組件與半導體封裝之積體密度之持續增加，半導體工業因此經歷持續快速成長，大體而言，系透過不斷減縮組件之最小特征尺寸來增加積體密度，藉此允許將更多組件整合至一芯片或封裝當中。一種用于將更多組件整合至一半導體結構之方式系三維集成電路(3D IC)堆棧技術之采用，其中多個通路系互相堆棧以形成一堆棧通路結構。制造習知堆棧通路結構時，因曝光不足造成之聚合物殘余將導致經堆棧之各通路之間之高電阻甚至斷路，因此需要額外之步驟來移除聚合物殘余，此將增加堆棧通路結構之制造成本。綜上，需要一種可避免聚合物殘余之半導體封裝。

發明內容

本發明之一實施例之一半導體封裝包括：一鈍化層(passivation layer)，其具有一第一表面及與該第一表面相對之一第二表面該鈍化層界定自該第一表面延伸至該第二表面之一通孔(through hole)，其自該第一面延伸至該第二表面，該通孔進一步由該鈍化層之一第一側壁及一第二側壁所界定；一第一傳導層，其在該鈍化層之該第一表面及該第一側壁上；一第二傳導層，其在該鈍化層之該第二表面及該第二側壁上；及一第三傳導層，其系介于該第一傳導層與該第二傳導層之間。

本發明之一實施例之一半導體封裝包括：一鈍化層，其具有一第一表面及與該第一表面相對之一第二表面，該鈍化層界定自第一表面延伸至該第二表面之一通孔，該通孔進一步由該鈍化層之一側壁所界定；一第一傳導層，其在該鈍化層之該第一表面及該第二表面之間并密封該通孔；一第二傳導層，其系與該第一傳導層相鄰；及一第三傳導層，其系與該第二傳導層相對且與該第一傳導層相鄰。

本發明之一實施例之一種制造一半導體封裝之方法包括：在一載體上提供一第一鈍化層；圖案化該第一鈍化層以界定暴露該載體之一第一孔；通過該第一孔在該經暴露載體上設置一第一傳導層；在該第一傳導層上設置一第二傳導層；以一第二鈍化層取代該載體；圖案化該第二鈍化層以界定暴露該第一傳導層之一第二孔；及通過該第二孔在該經暴露第一傳導層上設置一第三傳導層。

附圖說明

圖1A為依據本發明之一實施例之一半導體封裝之示意圖。

圖1B為依據本發明之一實施例之一半導體封裝之示意圖。

圖2A～2I為依據本發明之一實施例之制造一半導體封裝之方法之示意圖。

圖3為依據本發明之一實施例之一半導體封裝之示意圖。

圖4A～4J為依據本發明之一實施例之制造一半導體封裝之方法之示意圖。

圖5A為依據本發明之一實施例之一半導體封裝之示意圖。

圖5B為依據本發明之一實施例之一半導體封裝之示意圖。

圖5C為依據本發明之一實施例之一半導體封裝之示意圖。

圖5D為依據本發明之一實施例之一半導體封裝之示意圖。

圖5E為依據本發明之一實施例之一半導體封裝之示意圖。

圖5F為依據本發明之一實施例之一半導體封裝之示意圖。