[發明專利]形成垂直晶體管裝置的方法

有效

• 申請號: 201710845863.2
• 申請日: 2017-09-19
• 公開（公告）號: CN107845578B
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 謝瑞龍;史帝文·J·本利;喬迪·A·佛羅霍海瑟
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及形成垂直晶體管裝置的方法，其揭示于本文的一示范方法主要包括：在位于底部源極/漏極(S/D)半導體材料層上面的多個材料層中界定一空腔，其中，該空腔的底部暴露該底部源極/漏極(S/D)半導體材料層的一部分，以及進行至少一外延沉積制程以形成一垂直定向通道半導體結構于該底部源極/漏極(S/D)半導體材料層上且于該空腔中、以及一頂部源極/漏極(S/D)半導體材料層于該垂直定向通道半導體結構上面。在此實施例中，該方法更包括：移除該多個材料層中的至少一者以藉此暴露該垂直定向通道半導體結構的外周邊表面且形成一柵極結構于該垂直定向通道半導體結構四周。

技術領域

本發明內容大體有關于半導體裝置的制造，且更特別的是，有關于形成垂直晶體管裝置的各種新穎方法。

背景技術

在例如微處理器、儲存裝置及其類似的現代集成電路中，在有限的晶片區上裝設大量的電路元件，特別是晶體管。晶體管有各種形狀及形式，例如平面晶體管、FinFET晶體管、納米線裝置、垂直晶體管等等。晶體管通常為NMOS(NFET)型或者是PMOS(PFET)型裝置，其中“N”與“P”符號是基于用來建立裝置的源極/漏極區的摻雜物的類型。所謂CMOS(互補金屬氧化物半導體)技術或產品是指使用NMOS及PMOS晶體管裝置兩者制成的集成電路產品。不論晶體管裝置的實際組態，各裝置包含漏極及源極區和位在源極/漏極區之間的柵極電極結構。在施加適當的控制電壓至柵極電極之后，就會在漏極區與源極區之間形成導電通道區。

圖1為示范先前技術垂直晶體管裝置10的簡化示意圖。一般而言，垂直晶體管10包含從半導體基板12的正面12S向上延伸的大體垂直定向通道半導體結構12A。如圖1的上半部所示，半導體結構12A可具有各種不同組態，從上往下看，例如為圓形、矩形、方形等等，且有外周邊12P。裝置10更包含通道區13、在半導體結構12A的周邊12P四周的全包覆式(gate-all-around，GAA)柵極結構14、底部源極/漏極(S/D)區16、頂部S/D區18、底部間隔體15B、以及頂部間隔體15T。也圖示導電耦合至底部S/D區16的示范底部接觸20與導電耦合至頂部S/D區18的頂部接觸22。在圖示實施例中，柵極結構14包含柵極絕緣層14A與導電柵極電極14B。裝置10的組件的構造材料可取決于特定應用而有所不同。柵極結構14可使用習知柵極最先(gate first)或取代柵極制程技術制成。

裝置設計者及制造者持續尋找改善裝置效能、制程效率及/或產品良率的裝置設計及制造方法。垂直晶體管裝置的形成可能存在若干特殊挑戰。例如，控制頂部間隔體及底部間隔體的厚度(在垂直方向)可能非常困難，而且準確地控制垂直晶體管裝置的通道長度也極具挑戰性。在制造垂直晶體管裝置時產生的另一個問題在于頂部源極/漏極區通常在形成用于裝置的柵極結構后形成，這意謂與形成頂部源極/漏極區有關的熱預算也影響先前已形成的柵極結構，這可能導致垂直晶體管裝置的閾值電壓或可靠性特性有不合意的變化及/或變動。

本發明內容針對形成垂直晶體管裝置的方法，它可提供制造成本被降低且可解決或至少降低上述問題中之一或更多的影響的改良垂直晶體管裝置。

發明內容

以下提出本發明的簡化概要以提供本發明的一些方面的基本理解。此概要并非本發明的窮舉式總覽。它不是旨在確認本發明的關鍵或重要元件或者是描繪本發明的范疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細的說明的前言。