[發(fā)明專利]具有復(fù)合式頂部電極的內(nèi)嵌式存儲器裝置有效
| 申請?zhí)枺?/td> | 201710840815.4 | 申請日: | 2017-09-18 |
| 公開(公告)號: | CN108123034B | 公開(公告)日: | 2022-11-22 |
| 發(fā)明(設(shè)計(jì))人: | 林杏蓮;金海光;張耀文 | 申請(專利權(quán))人: | 臺灣積體電路制造股份有限公司 |
| 主分類號: | H01L45/00 | 分類號: | H01L45/00 |
| 代理公司: | 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287 | 代理人: | 路勇 |
| 地址: | 中國臺灣新竹市*** | 國省代碼: | 臺灣;71 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 具有 復(fù)合 頂部 電極 內(nèi)嵌式 存儲器 裝置 | ||
本發(fā)明實(shí)施例提供一種具有復(fù)合式頂部電極的存儲器胞。底部電極安置于襯底上方。具有可變電阻的切換介電層安置于所述底部電極上方。覆蓋層安置于所述切換介電層上方。復(fù)合式頂部電極安置于所述覆蓋層上方且鄰接所述覆蓋層。所述復(fù)合式頂部電極包含氮化鉭TaN層及直接安置于所述氮化鉭層上的氮化鈦TiN膜。由于具有所述所揭示的復(fù)合式頂部電極,所以當(dāng)暴露所述復(fù)合式頂部電極來形成頂部電極通路時,無需或不形成界面氧化層,借此改進(jìn)所述頂部電極與所述頂部電極通路之間的RC性質(zhì)。本發(fā)明實(shí)施例還提供一種用于制造所述存儲器胞的方法。
技術(shù)領(lǐng)域
本發(fā)明實(shí)施例涉及一種具有復(fù)合式頂部電極的內(nèi)嵌式存儲器裝置。
背景技術(shù)
諸多現(xiàn)代電子裝置含有電子存儲器。電子存儲器可為易失性存儲器或非易失性存儲器。非易失性存儲器能夠在缺少電力的情況下存儲數(shù)據(jù),而易失性存儲器無法在缺少電力的情況下存儲數(shù)據(jù)。歸因于相對簡單結(jié)構(gòu)及其與互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯工藝的兼容性,非易失性存儲器(例如磁阻式隨機(jī)存取存儲器(MRAM)及電阻式隨機(jī)存取存儲器(RRAM))有望成為下一代非易失性存儲器技術(shù)的候選者。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的實(shí)施例,一種存儲器胞包含:底部電極,其安置于襯底上方;切換介電層,其安置于所述底部電極上方且具有可變電阻;覆蓋層,其安置于所述切換介電層上方;及復(fù)合式頂部電極,其安置于所述覆蓋層上方且鄰接所述覆蓋層,其中所述復(fù)合式頂部電極包含氮化鉭(TaN)層及直接安置于所述氮化鉭層上的氮化鈦(TiN)膜。
根據(jù)本發(fā)明的實(shí)施例,一種內(nèi)嵌式存儲器胞包含:底部互連結(jié)構(gòu),其包含由底部層間介電(ILD)層環(huán)繞的底部金屬化線;底部電極通路,其安置于所述底部互連結(jié)構(gòu)上且由下介電層環(huán)繞;底部電極,其通過所述底部電極通路電連接到所述底部金屬化線;電阻切換元件及覆蓋層,所述電阻切換元件安置于所述底部電極上方且所述覆蓋層安置于所述電阻切換元件上方;及復(fù)合式頂部電極,其安置于所述覆蓋層上方且包括下頂部電極層及上頂部電極層,所述上頂部電極層具有比所述下頂部電極層小的厚度;其中所述上頂部電極層具有比所述下頂部電極層的氮摩爾比大的氮摩爾比。
根據(jù)本發(fā)明的實(shí)施例,一種用于制造存儲器胞的方法包含:形成多層堆疊,所述多層堆疊包含底部電極層、位于所述底部電極層上方的切換介電層、位于所述切換介電層上方的覆蓋層、位于所述覆蓋層上方的下頂部電極層、位于所述下頂部電極層上方的上頂部電極層及位于所述上頂部電極層上方的硬掩模,其中所述上頂部電極層具有比所述下頂部電極層大的氮摩爾比;執(zhí)行第一蝕刻以根據(jù)所述硬掩模圖案化所述上頂部電極層及所述下頂部電極層及所述覆蓋層;在所述上頂部電極層及所述下頂部電極層及所述覆蓋層旁邊形成側(cè)壁間隔物;及執(zhí)行第二蝕刻以根據(jù)所述側(cè)壁間隔物及所述硬掩模圖案化所述切換介電層及所述底部電極層。
附圖說明
從結(jié)合附圖閱讀的以下詳細(xì)描述最佳理解本揭露實(shí)施例的方面。應(yīng)注意,根據(jù)業(yè)界標(biāo)準(zhǔn)做法,各種特征未按比例繪制。實(shí)際上,為使討論清楚,可隨意增大或減小各種特征的尺寸。
圖1繪示具有復(fù)合式頂部電極的存儲器胞的一些實(shí)施例的橫截面圖。
圖2繪示具有圖1的存儲器胞的集成電路的一些實(shí)施例的橫截面圖。
圖3到12繪示處于各種制造階段中的集成電路的一些實(shí)施例的一系列橫截面圖,所述集成電路包括存儲器胞。
圖13繪示用于制造具有存儲器胞的集成電路的方法的一些實(shí)施例的流程圖。
具體實(shí)施方式
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