[發(fā)明專利]一種高線性低電壓相位內(nèi)插電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710831623.7
• 申請(qǐng)日: 2017-09-15
• 公開（公告）號(hào): CN107689792B
• 公開（公告）日: 2020-04-07
• 發(fā)明（設(shè)計(jì)）人: 徐震;唐重林;劉寅
• 申請(qǐng)（專利權(quán)）人: 北京華大九天軟件有限公司
• 主分類號(hào): H03L7/081
• 分類號(hào): H03L7/081;H03K5/13
• 代理公司: 北京德崇智捷知識(shí)產(chǎn)權(quán)代理有限公司 11467
• 代理人: 王金雙

一種高線性低電壓相位內(nèi)插電路，包括：狀態(tài)機(jī)、偏置生成單元、電流舵數(shù)模轉(zhuǎn)換器、電流電壓轉(zhuǎn)換模塊、主復(fù)用器、副電流舵數(shù)模轉(zhuǎn)換器、副電流電壓轉(zhuǎn)換模塊、副復(fù)用器，以及乘法器。狀態(tài)機(jī)，其輸出控制碼控制電流舵數(shù)模轉(zhuǎn)換器、副電流舵數(shù)模轉(zhuǎn)換器輸出差分控制電流；偏置生成單元，其向電流舵數(shù)模轉(zhuǎn)換器、副電流舵數(shù)模轉(zhuǎn)換器和乘法器提供偏置電流；電流電壓轉(zhuǎn)換模塊、副電流電壓轉(zhuǎn)換模塊分別將差分控制電流轉(zhuǎn)化為控制電壓；主復(fù)用器、副復(fù)用器，分別接受控制碼的控制，對(duì)控制電壓進(jìn)行選擇；乘法器，其根據(jù)控制電壓以及鎖相環(huán)輸出的時(shí)鐘信號(hào)，輸出相位內(nèi)插電路時(shí)鐘信號(hào)。本發(fā)明能夠提高相位內(nèi)插電路的線性度，以及消除高次諧波引入的非線性。

技術(shù)領(lǐng)域

本發(fā)明涉及一種串行、解串器，特別是涉及一種串行、解串器接收端時(shí)鐘數(shù)據(jù)恢復(fù)中的相位內(nèi)插電路。

背景技術(shù)

在串行信號(hào)通信中，隨著傳輸信號(hào)速率的不斷提高，對(duì)SERDES(SERializer/DESerializer；串行、解串器)接收端時(shí)鐘數(shù)據(jù)恢復(fù)(Clock and Data Recovery，CDR)電路提出更高的設(shè)計(jì)要求。其中，結(jié)合多相位時(shí)鐘輸出的鎖相環(huán)(Phase Locked Loop，PLL)與相位內(nèi)插電路(Phase Interpolator，PI)的雙環(huán)(Dual Loop)結(jié)構(gòu)時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路越來越多的被采用。

其中，相位內(nèi)插電路(PI)的設(shè)計(jì)原理，是基于相位處于正交信號(hào)之間的任意一個(gè)分量，可以近似由正交信號(hào)的線性組合表示。圖1為現(xiàn)有技術(shù)中相位內(nèi)插電路原理示意圖，如圖1所示，

X_I＝Asin(ωt)，

X_Q＝Asin(ωt-π/2)＝-Acos(ωt)，Y＝Asin(ωt-θ)＝Asinωt*cosθ-Acosωt*sinθ＝X_Icosθ+X_Qsinθ＝αX_I+βX_Q，

其中α＝cosθ，β＝sinθ，α²+β²＝1。一般設(shè)計(jì)中滿足α+β＝1即可。

圖2為傳統(tǒng)的相位內(nèi)插電路結(jié)構(gòu)圖，如圖2所示，在傳統(tǒng)相位內(nèi)插電路中，由鎖相環(huán)(PLL)輸出的多相位時(shí)鐘信號(hào)clkIp/clkIn和clkQp/clkQn被輸入到MOS管M3/M4/M5/M6的柵極，由數(shù)字模擬轉(zhuǎn)換器(Digital to Analog Converter，DAC)輸出的差分電流通過輸入代碼(code)的控制分別進(jìn)入不同的差分對(duì)，完成相位插值功能。其中，由輸入時(shí)鐘控制的MOS管M3/M4/M5/M6功能可以由符號(hào)函數(shù)(sign function，sgn)近似，符號(hào)函數(shù)的傅里葉變換表達(dá)式為：

符號(hào)函數(shù)的傅里葉展開式包含輸入時(shí)鐘信號(hào)的三次、五次等諧波分量。輸出信號(hào)Y＝αXI+βXQ＝α*sgn(Asin(ωt))+β*sgn(Asin(ωt-π/2))，包含了輸入時(shí)鐘的高次諧波分量，在輸出端引入非線性，影響相位內(nèi)插電路的線性度。

由于傳統(tǒng)相位內(nèi)插電路結(jié)構(gòu)的層疊器件比較多，導(dǎo)致MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor；金屬-氧化物-半導(dǎo)體場(chǎng)效晶體管)電壓裕度不足，不適合低電源電壓的應(yīng)用。此外，傳統(tǒng)相位內(nèi)插電路負(fù)載的結(jié)構(gòu)選擇面臨線性度和電壓裕度的折中。若采用電阻負(fù)載，由于片上電阻精度不夠引入失配，進(jìn)而惡化線性度。若采用二極管連接的MOSFET作為負(fù)載，雖然可以解決失配問題，但是需要至少消耗一個(gè)閾值電壓的電壓裕度，不適合低電源電壓的應(yīng)用。

發(fā)明內(nèi)容