[發明專利]拼板工藝邊及拼板方法

有效

• 申請號: 201710828881.X
• 申請日: 2017-09-14
• 公開（公告）號: CN107567182B
• 公開（公告）日: 2020-04-14
• 發明（設計）人: 程柳軍;李艷國;陳蓓
• 申請（專利權）人: 廣州興森快捷電路科技有限公司;深圳市興森快捷電路科技股份有限公司;宜興硅谷電子科技有限公司
• 主分類號: H05K1/02
• 分類號: H05K1/02;H05K1/14
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 劉靜

本發明公開了一種拼板工藝邊及拼板方法，所述拼板工藝邊設于電路板的圖形單元的外圍，包括：至少兩層層疊設置的工藝邊，每層工藝邊上設有平衡銅點，且每層工藝邊的殘銅率與相應層的圖形單元的殘銅率相同。所述拼板方法的拼板包括上述拼板工藝邊以及置于拼板工藝邊內的圖形單元和測試條或測試模塊。本發明由于拼板工藝邊各層的殘銅率與相應層的圖形單元的殘銅率一致，因此保證了層壓填膠后的拼板工藝邊與圖形單元的介質層厚度的一致性，提高拼板的板厚一致性，同時可保證電鍍時拼板工藝邊與圖形單元的電流密度分布更加均勻，提高設置于工藝邊內的測試條或測試模塊測試結果的準確性，有效地代表圖形單元的相關真實值。

技術領域

本發明涉及電子領域，更具體地，涉及一種拼板工藝邊及拼板方法。

背景技術

PCB介質層厚度的均勻性對PCB的各項性能均有一定影響，例如，隨著PCB趨于輕薄短小發展，PCB中介質層厚度越來越小，使得介質層厚度均勻性的控制對阻抗的影響越來越大。對于有阻抗控制要求的PCB，目前常見的做法是在PCB拼板板邊位置設計阻抗測試條或測試模塊，用于模擬單元內的阻抗，可通過檢測阻抗測試條或測試模塊的阻抗快速、方便地判斷PCB的阻抗控制情況。但是，由于阻抗測試條或測試模塊的圖形、殘銅率和所處的拼板位置等與實際圖形存在較大的差異，使得阻抗測試條或測試模塊的介質層厚度與圖形單元差異較大，同時，在層壓時板邊溢膠等因素的存在會進一步增大阻抗測試條或測試模塊與圖形單元的介質層厚度差異，而介質層厚度對阻抗控制的影響占比最大，從而導致阻抗測試條或測試模塊與圖形單元的阻抗值不一致的情況。

因此，改善PCB電路板的介質層厚度均勻性是各PCB企業急需解決的問題。

發明內容

基于此，本發明在于克服現有技術中PCB因設計導致PCB拼板介質層厚度不均勻，進一步導致測試條或測試模塊的檢測結果無法真實反映圖形單元相應值的缺陷，提供一種拼板工藝邊及拼板方法。

其技術方案如下：

一種拼板工藝邊，設于電路板的圖形單元的外圍，包括：至少兩層層疊設置的工藝邊，每層工藝邊上設有平衡銅點，且每層工藝邊的殘銅率與相應層的圖形單元的殘銅率相同。

本技術方案的拼板工藝邊與拼板的圖形單元有相同的疊層，且拼板工藝邊保留常規的板邊輔助孔的靶標，例如層壓定位孔、鉆孔定位孔等；在PCB各層的工藝邊對應位置設置平衡銅點，即拼板工藝邊的所有層均設置平衡銅點，且所述平衡銅點設置的數量以及平衡銅點的尺寸滿足鋪設平衡銅點后的拼板工藝邊各層的殘銅率與相應層的圖形單元的殘銅率相同。由于拼板工藝邊各層的殘銅率與相應層的圖形單元的殘銅率一致，因此保證了層壓填膠后的拼板工藝邊與圖形單元的介質層厚度的一致性，提高拼板的板厚一致性，同時可保證電鍍時拼板工藝邊與圖形單元的電流密度分布更加均勻，提高設置于工藝邊內的測試條或測試模塊測試結果的準確性，有效代表圖形單元圖形單元的相關真實值。

在其中一個實施例中，相鄰層的平衡銅點呈錯位設置。

在其中一個實施例中，所述相鄰層的平衡銅點的中心點呈錯位設置。

在其中一個實施例中，所述平衡銅點為圓形或多邊形。

在其中一個實施例中，同一層的平衡銅點或不同層的平衡銅點的中心距保持不變，和/或同一層的平衡銅點或不同層的平衡銅點的尺寸連續可變。

在其中一個實施例中，至少內層工藝邊的邊緣設有帶流膠槽的銅皮。

在其中一個實施例中，相鄰層的流膠槽呈錯位設置。

本技術方案還提供一種拼板方法，所述拼板包括拼板工藝邊以及置于拼板工藝邊內的至少一個圖形單元和測試條或測試模塊，所述拼板工藝邊為上述任一實施例所述的拼板工藝邊，所述拼板方法為：