[發明專利]微處理器中執行FMA指令的方法和微處理器

有效

• 申請號: 201710827163.0
• 申請日: 2017-09-14
• 公開（公告）號: CN107608655B
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 湯瑪士·艾歐瑪
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F7/523
• 分類號: G06F7/523;G06F7/50
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇

1.一種微處理器中執行FMA指令即浮點乘法累加指令的方法，所述FMA指令具有各自具有有效數和階碼的乘數操作數、被乘數操作數和累加數操作數，所述方法用于應對所述累加數操作數為非規格化并且所述乘數操作數和所述被乘數操作數的乘積將會引起下溢的特殊情況，所述方法包括以下步驟：

確定所述乘數操作數的階碼和所述被乘數操作數的階碼的和與所述累加數操作數的階碼之間的階碼差；

確定非規格化的累加數操作數的有效數中的前導零的數量；

在所述前導零的數量加上非負整數常數所得到的值超過所述階碼差的情況下，將所述累加數操作數的有效數左移位以產生左移位累加數值并且在部分乘積加法器中將所述左移位累加數值累加到所述乘數操作數的有效數和所述被乘數操作數的有效數的部分乘積；

使用采用2的補碼減法的第一電路來生成第一階碼差值，所述第一階碼差值是所述乘數操作數的階碼和所述被乘數操作數的階碼的乘積與所述累加數操作數的階碼之間的差，并且使用所述第一階碼差值來控制對所述累加數操作數的有效數進行右移位的右移位器；

使用采用1的補碼減法的第二電路來生成第二階碼差值，所述第二階碼差值是所述乘數操作數的階碼和所述被乘數操作數的階碼的乘積與所述累加數操作數的階碼之間的差，并且使用所述第二階碼差值來控制對所述累加數操作數的有效數進行左移位的左移位器；以及

在滿足第一條件的情況下，選擇右移位的累加數操作數的有效數與所述部分乘積累加；以及

在滿足第二條件的情況下，選擇左移位的累加數操作數的有效數與所述部分乘積累加。

2.根據權利要求1所述的方法，其中，所述累加數操作數的有效數被移位與所述階碼差的絕對值相等的量，以產生所述左移位累加數值。

3.根據權利要求1所述的方法，其中，所述非負整數常數是與數據通路的寬度有關的值，其中所述數據通路用于對所述乘數操作數的有效數和所述被乘數操作數的有效數的部分乘積進行求和。

4.根據權利要求3所述的方法，其中，所述非負整數常數等于所述數據通路的寬度減去所述被乘數操作數的有效數的寬度的兩倍所得到的差值。

5.根據權利要求1所述的方法，其中，還包括以下步驟：

臨時右移位所述累加數操作數的有效數的副本，以生成右移位累加數值；

將所述右移位累加數值和所述左移位累加數值兩者提供給選擇電路；以及

選擇所述右移位累加數值和所述左移位累加數值其中之一或者零，以與所述乘數操作數的有效數和所述被乘數操作數的有效數的部分乘積累加在一起。

6.根據權利要求5所述的方法，其中，所述臨時右移位將所述累加數操作數的有效數的副本右移位與所述階碼差相等的量。

7.根據權利要求5所述的方法，其中，所述選擇所述右移位累加數值和所述左移位累加數值其中之一或者零是根據所述累加數操作數的絕對值與所述乘數操作數和所述被乘數操作數的乘積的絕對值的比較來進行的，其中，在比所述乘積的絕對值大X的基礎上、所述累加數操作數的絕對值更大的情況下，選擇零并且不在所述部分乘積加法器中進行所述累加數操作數與所述部分乘積的累加，其中X是所述部分乘積加法器的數據通路中所設置的位的數量的函數。

8.一種微處理器中執行FMA指令即浮點乘法累加指令的方法，所述FMA指令具有各自具有有效數和階碼的乘數操作數、被乘數操作數和累加數操作數，所述方法用于應對所述累加數操作數為非規格化并且所述乘數操作數和所述被乘數操作數的乘積將會引起下溢的情況，所述方法包括以下步驟：

確定所述乘數操作數的階碼和所述被乘數操作數的階碼的和與所述累加數操作數的階碼之間的階碼差；

確定所述累加數操作數的有效數能被左移位并仍適應部分乘積求和的數據通路的最大左移位量；以及

在非規格化的累加數操作數的有效數中的前導零的數量加上所述最大左移位量所得到的值超過所述階碼差的情況下，左移位所述累加數操作數的有效數以產生左移位累加數值，并且在部分乘積加法器中將所述累加數操作數累加到所述乘數操作數的有效數和所述被乘數操作數的有效數的部分乘積。