[發明專利]一種信號接收機掃頻模式下的校準插值方法

在審

• 申請號: 201710824843.7
• 申請日: 2017-09-14
• 公開（公告）號: CN107579785A
• 公開（公告）日: 2018-01-12
• 發明（設計）人: 劉忠林;丁志釗;白亮;王磊;于淼
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: H04B17/21
• 分類號: H04B17/21
• 代理公司: 青島智地領創專利代理有限公司37252
• 代理人: 種艷麗

技術領域

本發明屬于微波測試技術領域，具體涉及一種信號接收機掃頻模式下的校準插值方法。

背景技術

由于信號接收機在整個寬頻段上具有不同的頻響特性，所以對每個頻率點都要進行幅度校準，幅度校準的硬件電路實現如圖1所示。通過改變可變增益放大器(VGA)的電壓調節端的電壓大小就能實現幅度調節，并且這種幅度調節通常都是線性的，即輸入電壓值與增益值呈線性關系；作用于AD的數字量都必須嚴格按照AD芯片的固有時序傳達給AD芯片，這個時序控制是由FPGA產生的。而AD數字量的計算方法就涉及到本專利的核心內容，通過標準儀器在一些固定頻率點上獲得一組對應的AD數字量校準值，這些固定頻率點等間隔分布，然后根據這些值，對其余頻率點上的校準值進行線性插值處理，進而算出這些頻率點下的數字校準值，線性插值算法如圖2所示。已知x1，x2為頻率值，y1，y2為對應的數字校準值，那么x3這個頻率點下的數字校準值，線性插值計算公式為y3＝(y2-y1)/(x2-x1)*(x3-x1)+y1。

現有技術方案實現：

1、上位機軟件計算數字校準值：

當信號接收機工作時，需要設置起始頻率，終止頻率，步進頻率，對每個頻率點都需要校準。軟件根據原始校準數據，進行“軟查表”，即按照線性插值公式計算得到掃頻每個頻率點的頻率校準值，然后將這次掃頻設置下的頻率校準值寫入FPGA，FPGA在各頻率點下向AD發送對應的校準數據。每當掃頻設置有變動，這個過程都要重復一次。

2、FPGA硬件IP核直接計算數字校準值：

這種方法思想與上位機軟件計算方法思路一致，只不過是通過底層硬件來實現。首先，將原始校準數據寫入FPGA，FPGA根據起止頻率查表，然后進行每個步進點的插值數據計算。計算過程中調用FPGA內部乘除IP核，能快速實現插值算法，但這種實現方法的前提是在FPGA資源充裕的情況下，因為這種乘除IP核的使用將用掉FPGA的大量資源，如果資源緊張的情況下，將達不到預期目標。

現有的兩種方案存在的缺點為：

1、上位機軟件計算校準值：缺點是速度慢，耗時長。每次掃頻，校準數據都要由上位機算出，然后傳給底層硬件，這種上位機至底層硬件的數據傳輸，會造成耗時過長，在掃頻時間要求比較高的場合將會凸顯其弊端；

2、FPGA硬件乘除IP核計算校準值：缺點是資源耗費大，增加硬件成本。在實際工程中，特別是在硬件已經固定的情況下，FPGA的資源是有限的，后期的性能升級與維護將會增大FPGA的資源開銷，很有可能會出現資源不足，如果更換新的FPGA勢必將增加成本。

發明內容

針對現有技術中存在的上述技術問題，本發明提出了一種信號接收機掃頻模式下的校準插值方法，設計合理，克服了現有技術的不足，具有良好的效果。

為了實現上述目的，本發明采用如下技術方案：

一種信號接收機掃頻模式下的校準插值方法，采用FPGA和AD轉換器，具體包括如下步驟：

步驟1：將原始校準數據寫到底層FPGA的RAM中，作為整機參數初始化的一部分；

步驟2：當調用掃頻功能時，每個頻率點都需要校準數據的匹配寫入，即進入到狀態機環節；

步驟3：FPGA根據起始頻率，進行除法運算，具體為起始頻率除以校準基點固定跨度間隔L，商是起始頻率落在第幾個校準區間內，余數δ是離校準區間首基點的距離；

步驟4：根據起始頻率落在哪個校準區間，就能得到RAM地址，FPGA讀取校準區間首基點的校準值Cal1；

步驟5：FPGA讀取后校準基點的校準值Cal2；

步驟6：根據公式(Cal1-Cal2)*δ/L+Cal1，進行先乘后除再加運算，起始頻率的校準值為FreqCalValue；

步驟7：將FreqCalValue寫入FPGA的AD轉換器中，完成起始頻率的校準；

步驟8：計算下一個頻率校準值；

下一個δ值＝StepFreq+當前δ值，StepFreq為步進頻率，判斷下一個頻率值與上次頻率校準區間尾基點的大小；

若：判斷結果是下一個頻率值超過上次頻率校準區間尾基點，即StepFreq+當前δ≥L，則說明下一個頻率值已跨區間，然后進入等待校準信號到來；