[發明專利]一種嵌入式非易失存儲器及其電流比較讀出電路

在審

• 申請號: 201710824111.8
• 申請日: 2017-09-13
• 公開（公告）號: CN107516544A
• 公開（公告）日: 2017-12-26
• 發明（設計）人: 詹澤紅;顧明;金建明
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C16/08
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 智云

1.一種嵌入式非易失存儲器，包括:存儲器陣列、行譯碼、CMUX電路、電流比較讀出電路，所述存儲器陣列中每行字線WL/WLS與每列的位線相交處對應一存儲單元bitcell，存儲器陣列中每行字線WL/WLS與互補位線相交處對應一互補存儲單元bitcell_b，所述存儲器陣列中每列位線和互補位線連接至所述列譯碼的輸入，所述CMUX電路輸出CL與互補列譯碼輸出CLref至所述電流比較讀出電路。

2.如權利要求1所述的一種嵌入式非易失存儲器，其特征在于：所述存儲單元包括兩個控制管NC1與NR1、兩個控制管NC2以及NR2。

3.如權利要求2所述的一種嵌入式非易失存儲器，其特征在于：所述控制管NC2源極接地，控制管NR2源極懸空，控制管NC1接位線，所述控制管NR1漏極接互補位線，控制管NC1與控制管NR1柵極連接字線WLS，控制管NC2與控制管NR2柵極連接字線WL，控制管NC2、NR2源極連接SL。

4.如權利要求3所述的一種嵌入式非易失存儲器，其特征在于：所述CMUX電路包括NMOS管NcY1、NMOS管NcY2以及NMOS管NcYR1、NMOS管NcYR2。

5.如權利要求4所述的一種嵌入式非易失存儲器，其特征在于：列譯碼選擇信號Ybl_level1與Ybl_level2連接至NMOS管NcY1、NMOS管NcY2的柵極，位線連接至所述NMOS管NcY1的漏極，所述NMOS管NcY1的源極連接至所述NMOS管NcY2的漏極，所述NMOS管NcY2的源極為所述列譯碼輸出CL，列譯碼選擇信號Ybl_level1與Ybl_level2同時還連接至所述NMOS管NcYR1、NcYR2的柵極，互補位線連接至所述NMOS管NcYR1的漏極，所述NMOS管NcYR1的源極連接至所述NMOS管NcYR2的漏極，所述NMOS管NcYR2的源極為所述互補列譯碼輸出CLref。

6.一種電流比較讀出電路，應用于嵌入式非易失存儲器，包括：互補電流源Icell_b、電流源Icell以及多個反相器，所述電流源Icell為鎖存的存儲單元的讀出電流，用于將存儲單元的讀出電流鎖存輸出，互補電流源Icell_b為鎖存的互補存儲單元的讀出電流，用于將互補存儲單元的讀出電流鎖存輸出；所述多個反相器用于將電流源Icell和互補電流源Icell_b的差值進行逐步放大并輸出至后續電路。

7.如權利要求6所述的一種電流比較讀出電路，其特征在于：所述反相器包括第一反相器A1和第二反相器A2。

8.如權利要求7所述的一種電流比較讀出電路，其特征在于：所述CMUX電路的互補列譯碼輸出CLref連接至所述互補電流源Icell_b的輸入端，互補電流源Icell_b的輸出端連接至所述電流源Icell的輸入端和第一反相器A1的輸入端，所述第一反相器A1的輸出端連接至所述第二反相器A2的輸入端，所述第一反相器A1的輸出端為該電流比較器讀出電路的輸出Dout。

9.如權利要求8所述的一種電流比較讀出電路，其特征在于：當該嵌入式非易失存儲器處于讀操作狀態，與地址對應的存儲單元及互補存儲單元的柵極信號WL都為高電平，所述列譯碼輸出CL與互補列譯碼輸出CLref預充電到預設電壓，CMUX電路根據地址選擇所述列譯碼輸出CL與相對應位線相連，互補列譯碼輸出CLref與相對應互補位線相連。

10.如權利要求9所述的一種電流比較讀出電路，其特征在于：所述存儲單元的讀出電流和互補存儲單元的讀出電流通過CMUX電路102傳輸到該電流比較讀出電路進行比較，如果存儲單元存儲數據“0”，則互補存儲單元存儲數據“1”，電流源Icell電流幅值大于互補電流源Icell_b電流幅值，則電流比較電路輸出Dout輸出“0”；如果存儲單元存儲數據“1”，則互補存儲單元存儲數據“0”，電流源Icell電流幅值小于互補電流源Icell_b電流幅值，則該電流比較電路輸出Dout輸出“1”。