[發(fā)明專利]一種基于大規(guī)模FPGA芯片的計(jì)算加速系統(tǒng)及其加速方法在審
| 申請(qǐng)?zhí)枺?/td> | 201710813770.1 | 申請(qǐng)日： | 2017-09-11 |
| 公開（公告）號(hào)： | CN107632957A | 公開（公告）日： | 2018-01-26 |
| 發(fā)明（設(shè)計(jì)）人： | 童歡歡;楊磊;潘家曄 | 申請(qǐng)（專利權(quán)）人： | 南京彈跳力信息技術(shù)有限公司 |
| 主分類號(hào)： | G06F15/78 | 分類號(hào)： | G06F15/78;G06F13/38 |
| 代理公司： | 暫無(wú)信息 | 代理人： | 暫無(wú)信息 |
| 地址： | 210005 江*** | 國(guó)省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 基于 大規(guī)模 fpga 芯片 計(jì)算 加速 系統(tǒng) 及其 方法 | ||
1.一種基于大規(guī)模FPGA芯片的計(jì)算加速系統(tǒng)，其特征在于：包含服務(wù)器及與所述服務(wù)器連接的FPGA計(jì)算加速卡；
所述服務(wù)器，用于發(fā)送待計(jì)算數(shù)據(jù)至所述FPGA計(jì)算加速卡，以及用于讀取所述FPGA計(jì)算加速卡加速計(jì)算后得到的結(jié)果數(shù)據(jù)；
所述FPGA計(jì)算加速卡，用于利用服務(wù)器發(fā)送的待計(jì)算數(shù)據(jù)進(jìn)行相應(yīng)的加速計(jì)算，得到所述結(jié)果數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA芯片的計(jì)算加速系統(tǒng)，其特征在于：所述服務(wù)器包含電源模塊、數(shù)據(jù)分發(fā)及回收模塊、接口模塊、加速模塊以及相應(yīng)的業(yè)務(wù)分發(fā)模塊；
其中，電源模塊，用于提供服務(wù)器所需電能；
數(shù)據(jù)分發(fā)及回收模塊，用于分發(fā)和回收數(shù)據(jù)計(jì)算結(jié)果；
接口模塊，用于與FPGA計(jì)算加速卡進(jìn)行數(shù)據(jù)傳輸：用于發(fā)送待計(jì)算數(shù)據(jù)至所述FPGA計(jì)算加速卡，以及將FPGA計(jì)算加速卡加速計(jì)算后的結(jié)果數(shù)據(jù)傳輸至服務(wù)器；
加速模塊以及相應(yīng)的業(yè)務(wù)分發(fā)模塊，用于加速處理數(shù)據(jù)的分發(fā)及回收。
3.根據(jù)權(quán)利要求1所述的一種基于大規(guī)模FPGA芯片的計(jì)算加速系統(tǒng)，其特征在于：所述FPGA計(jì)算加速卡包含數(shù)據(jù)通訊接口、12顆FPGA芯片以及與所述FPGA芯片分別一一對(duì)應(yīng)連接的存儲(chǔ)器；
所述數(shù)據(jù)通訊接口，用于與服務(wù)器進(jìn)行數(shù)據(jù)傳輸，以及將FPGA計(jì)算加速卡加速計(jì)算后的結(jié)果數(shù)據(jù)傳輸至服務(wù)器；
所述FPGA芯片，用于加速計(jì)算服務(wù)器發(fā)送的待計(jì)算數(shù)據(jù)；
所述存儲(chǔ)器，用于存儲(chǔ)服務(wù)器發(fā)送的待計(jì)算數(shù)據(jù)，以及FPGA計(jì)算加速卡加速計(jì)算后的結(jié)果數(shù)據(jù)。
4.根據(jù)權(quán)利要求2或3所述的一種基于大規(guī)模FPGA芯片的計(jì)算加速系統(tǒng)，其特征在于：所述接口模塊和數(shù)據(jù)通訊接口均采用PCIe接口。
5.根據(jù)權(quán)利要求3所述的一種基于大規(guī)模FPGA芯片的計(jì)算加速系統(tǒng)，其特征在于：所述FPGA芯片采用Xilinx Spartan-6芯片。
6.根據(jù)權(quán)利要求3所述的一種基于大規(guī)模FPGA芯片的計(jì)算加速系統(tǒng)，其特征在于：所述存儲(chǔ)器采用DDR3芯片。
7.一種基于大規(guī)模FPGA芯片的計(jì)算加速方法，其特征在于：具體包含如下步驟；
步驟1，對(duì)需要加速計(jì)算的數(shù)據(jù)進(jìn)行分析；
步驟2，提取待處理數(shù)據(jù)的加速部分，并設(shè)計(jì)加速ip軟核；
步驟3，設(shè)計(jì)通信方式和數(shù)據(jù)格式；
步驟4，與步驟3涉及的通訊方式幾數(shù)據(jù)格式將待處理數(shù)據(jù)傳輸至FPGA計(jì)算加速卡FPGA加速卡，進(jìn)而完成數(shù)據(jù)的加速計(jì)算。
8.根據(jù)權(quán)利要求7所述的一種基于FPGA芯片的計(jì)算加速方法，其特征在于：在步驟2中，設(shè)計(jì)加速ip軟核具體通過以下兩種方法完成：一是設(shè)計(jì)多級(jí)流水加速算法，二是設(shè)計(jì)多核增加FPGA芯片的利用率。
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