[發(fā)明專利]一種基于片外緩存的流水統(tǒng)計(jì)方法和統(tǒng)計(jì)芯片

有效

• 申請(qǐng)?zhí)枺?/td>: 201710813179.6
• 申請(qǐng)日: 2017-09-11
• 公開(kāi)（公告）號(hào): CN107766284B
• 公開(kāi)（公告）日: 2021-09-07
• 發(fā)明（設(shè)計(jì)）人: 陳水忠;陳騰;孟晶;劉長(zhǎng)輝
• 申請(qǐng)（專利權(quán)）人: 中國(guó)航空工業(yè)集團(tuán)公司洛陽(yáng)電光設(shè)備研究所
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78
• 代理公司: 鄭州睿信知識(shí)產(chǎn)權(quán)代理有限公司 41119
• 代理人: 崔旭東

1.一種基于片外緩存的流水統(tǒng)計(jì)方法，其特征在于，步驟如下：

根據(jù)統(tǒng)計(jì)地址讀取緩存，將讀取的統(tǒng)計(jì)地址以及累加值存入內(nèi)部RAM矩陣中，RAM矩陣由至少兩個(gè)RAM單元構(gòu)成；每個(gè)RAM單元的深度為n，n對(duì)應(yīng)統(tǒng)計(jì)芯片讀取數(shù)據(jù)延遲；每個(gè)RAM單元均設(shè)置有對(duì)應(yīng)的地址寄存器及累加寄存器，每個(gè)RAM單元包括有效標(biāo)志、統(tǒng)計(jì)地址和累加值，每個(gè)時(shí)鐘周期寫入一次統(tǒng)計(jì)地址以及累加值；每個(gè)時(shí)鐘周期往每個(gè)RAM單元對(duì)應(yīng)的地址寄存器中寫入有效標(biāo)志，若當(dāng)前時(shí)鐘周期不需要統(tǒng)計(jì)，則將有效標(biāo)志置為0，否則置為1；

每個(gè)時(shí)鐘周期，對(duì)RAM矩陣中的一個(gè)RAM單元做累加統(tǒng)計(jì)，從而對(duì)每個(gè)RAM單元進(jìn)行累加統(tǒng)計(jì)，對(duì)地址一致的累加值做累加；

讀取的數(shù)據(jù)到來(lái)時(shí)，將RAM矩陣的累加值與讀取的數(shù)據(jù)做累加，將統(tǒng)計(jì)結(jié)果再寫回緩存芯片。

2.根據(jù)權(quán)利要求1所述的一種基于片外緩存的流水統(tǒng)計(jì)方法，其特征在于，每個(gè)RAM單元對(duì)應(yīng)一個(gè)從0～n-1的循環(huán)統(tǒng)計(jì)寄存器作為每個(gè)RAM單元的地址寄存器。

3.一種統(tǒng)計(jì)芯片，其特征在于，所述統(tǒng)計(jì)芯片用于連接緩存芯片，設(shè)有RAM矩陣，RAM矩陣由至少兩個(gè)RAM單元構(gòu)成，每個(gè)RAM單元的深度為n，n對(duì)應(yīng)統(tǒng)計(jì)芯片讀取數(shù)據(jù)延遲；每個(gè)RAM單元均設(shè)置有對(duì)應(yīng)的地址寄存器及累加寄存器，每個(gè)RAM單元包括有效標(biāo)志、統(tǒng)計(jì)地址和累加值；所述統(tǒng)計(jì)芯片用于：根據(jù)統(tǒng)計(jì)地址讀取緩存，將讀取的統(tǒng)計(jì)地址以及累加值存入內(nèi)部RAM矩陣中，每個(gè)時(shí)鐘周期寫入一次統(tǒng)計(jì)地址以及累加值；每個(gè)時(shí)鐘周期往每個(gè)RAM單元對(duì)應(yīng)的地址寄存器中寫入有效標(biāo)志，若當(dāng)前時(shí)鐘周期不需要統(tǒng)計(jì)，則將有效標(biāo)志置為0，否則置為1；每個(gè)時(shí)鐘周期，對(duì)RAM矩陣中的一個(gè)RAM單元做累加統(tǒng)計(jì)，從而對(duì)每個(gè)RAM單元進(jìn)行累加統(tǒng)計(jì)，對(duì)地址一致的累加值做累加；讀取的數(shù)據(jù)到來(lái)時(shí)，將RAM矩陣的累加值與讀取的數(shù)據(jù)做累加，將統(tǒng)計(jì)結(jié)果再寫回緩存芯片。

4.根據(jù)權(quán)利要求3所述的一種統(tǒng)計(jì)芯片，其特征在于，每個(gè)RAM單元對(duì)應(yīng)一個(gè)從0～n-1的循環(huán)統(tǒng)計(jì)寄存器作為每個(gè)RAM單元的地址寄存器。