[發(fā)明專利]合并相鄰的聚集/分散操作有效
| 申請(qǐng)?zhí)枺?/td> | 201710795886.7 | 申請(qǐng)日： | 2012-12-26 |
| 公開（公告）號(hào)： | CN107562444B | 公開（公告）日： | 2020-12-18 |
| 發(fā)明（設(shè)計(jì)）人： | A·T·福塞斯;B·J·希克曼;J·C·豪爾;C·J·休斯 | 申請(qǐng)（專利權(quán)）人： | 英特爾公司 |
| 主分類號(hào)： | G06F9/38 | 分類號(hào)： | G06F9/38 |
| 代理公司： | 上海專利商標(biāo)事務(wù)所有限公司 31100 | 代理人： | 張欣;黃嵩泉 |
| 地址： | 美國(guó)加利*** | 國(guó)省代碼： | 暫無(wú)信息 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 合并 相鄰 聚集 分散 操作 | ||
1.一種處理器，包括：
多個(gè)64位通用寄存器；
多個(gè)128位單指令多數(shù)據(jù)(SIMD)寄存器；
數(shù)據(jù)高速緩存器；
指令高速緩存器；
第二級(jí)(L2)高速緩存器，耦合至所述數(shù)據(jù)高速緩存器，并且耦合至所述指令高速緩存器；
分支預(yù)測(cè)單元；
指令轉(zhuǎn)換后備緩沖器(TLB)，耦合至所述指令高速緩存器；
指令取出單元；
解碼單元，耦合至所述指令取出單元，所述解碼單元用于對(duì)多個(gè)指令解碼，所述多個(gè)指令包括第一指令，所述第一指令用于指示128位操作數(shù)尺寸，所述第一指令具有第一字段和第二字段，所述第一字段用于指定所述多個(gè)128位SIMD寄存器中的第一128位SIMD目的地寄存器，所述第二字段用于指定所述多個(gè)64位通用寄存器中的一個(gè)64位通用寄存器來(lái)存儲(chǔ)基址，并且所述第一指令用于指示64位的數(shù)據(jù)元素寬度；和
執(zhí)行單元，耦合至所述解碼單元，耦合至所述多個(gè)128位SIMD寄存器，并且耦合至所述多個(gè)64位通用寄存器，所述執(zhí)行單元用于：
根據(jù)所述基址，加載來(lái)自存儲(chǔ)器的第一結(jié)構(gòu)和第二結(jié)構(gòu)，所述第一結(jié)構(gòu)包括第一64位數(shù)據(jù)元素、第二64位數(shù)據(jù)元素和第三64位數(shù)據(jù)元素，所述第二結(jié)構(gòu)包括第一64位數(shù)據(jù)元素、第二64位數(shù)據(jù)元素和第三64位數(shù)據(jù)元素，其中第一結(jié)構(gòu)的第一64位數(shù)據(jù)元素、第二64位數(shù)據(jù)元素和第三64位數(shù)據(jù)元素將是所述存儲(chǔ)器中的連續(xù)元素，所述第二結(jié)構(gòu)的第一64位數(shù)據(jù)元素、第二64位數(shù)據(jù)元素和第三64位數(shù)據(jù)元素將是所述存儲(chǔ)器中的連續(xù)元素；
并且將所述第一結(jié)構(gòu)的所述第一64位數(shù)據(jù)元素存儲(chǔ)為所述第一128位SIMD目的地寄存器的第一64位數(shù)據(jù)元素，將所述第一結(jié)構(gòu)的所述第二64位數(shù)據(jù)元素存儲(chǔ)為第二128位SIMD目的地寄存器的第一64位數(shù)據(jù)元素，將所述第一結(jié)構(gòu)的所述第三64位數(shù)據(jù)元素存儲(chǔ)為第三128位SIMD目的地寄存器的第一64位數(shù)據(jù)元素，將所述第二結(jié)構(gòu)的所述第一64位數(shù)據(jù)元素存儲(chǔ)為所述第一128位SIMD目的地寄存器的第二64位數(shù)據(jù)元素，將所述第二結(jié)構(gòu)的所述第二64位數(shù)據(jù)元素存儲(chǔ)為所述第二128位SIMD目的地寄存器的第二64位數(shù)據(jù)元素，將所述第二結(jié)構(gòu)的所述第三64位數(shù)據(jù)元素存儲(chǔ)為所述第三128位SIMD目的地寄存器的第二64位數(shù)據(jù)元素，其中所述第一128位SIMD目的地寄存器的所述第一64位數(shù)據(jù)元素包括所述第一128位SIMD目的地寄存器的最低有效位，所述第二128位SIMD目的地寄存器的所述第一64位數(shù)據(jù)元素包括所述第二128位SIMD目的地寄存器的最低有效位，所述第三128位SIMD目的地寄存器的所述第一64位數(shù)據(jù)元素包括所述第三128位SIMD目的地寄存器的最低有效位。
2.如權(quán)利要求1所述的處理器，其特征在于，所述第一指令具有數(shù)據(jù)元素寬度字段，用于指示64位的所述數(shù)據(jù)元素寬度。
3.如權(quán)利要求1所述的處理器，其特征在于，所述第一指令的單個(gè)位用于指示所述128位操作數(shù)尺寸。
4.如權(quán)利要求1所述的處理器，其特征在于，所述第一、第二和第三128位SIMD目的地寄存器是寄存器序列。
5.如權(quán)利要求1所述的處理器，其特征在于，所述處理器具有精簡(jiǎn)指令集計(jì)算(RISC)構(gòu)架。
6.如權(quán)利要求1所述的處理器，其特征在于，包括重排序緩沖器。
7.一種服務(wù)器，包括：
所述服務(wù)器的外圍組件互連高速(PCIe)接口；和
如權(quán)利要求1-6中任何一項(xiàng)所述的處理器。
8.如權(quán)利要求7所述的服務(wù)器，其特征在于，所述處理器耦合至協(xié)處理器，其中所述協(xié)處理器是網(wǎng)絡(luò)處理器。
9.如權(quán)利要求7所述的服務(wù)器，其特征在于，所述處理器包括集成存儲(chǔ)器控制器單元。
10.如權(quán)利要求7所述的服務(wù)器，其特征在于，還包括數(shù)據(jù)儲(chǔ)存器。
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