[發(fā)明專利]基于脈動(dòng)陣列的神經(jīng)網(wǎng)絡(luò)處理器

有效

• 申請(qǐng)?zhí)枺?/td>: 201710777741.4
• 申請(qǐng)日: 2017-09-01
• 公開(kāi)（公告）號(hào): CN107578098B
• 公開(kāi)（公告）日: 2020-10-30
• 發(fā)明（設(shè)計(jì)）人: 韓銀和;許浩博;王穎
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院計(jì)算技術(shù)研究所
• 主分類(lèi)號(hào): G06N3/063
• 分類(lèi)號(hào): G06N3/063
• 代理公司: 北京泛華偉業(yè)知識(shí)產(chǎn)權(quán)代理有限公司 11280
• 代理人: 王勇;蘇曉麗

本發(fā)明提供一種神經(jīng)網(wǎng)絡(luò)處理器，包括控制單元、計(jì)算單元、數(shù)據(jù)存儲(chǔ)單元和權(quán)重存儲(chǔ)單元，所述計(jì)算單元在控制單元的控制下分別從數(shù)據(jù)存儲(chǔ)單元和權(quán)重存儲(chǔ)單元獲取數(shù)據(jù)和權(quán)重進(jìn)行神經(jīng)網(wǎng)絡(luò)相關(guān)的運(yùn)算，其中所述計(jì)算單元包括陣列控制器和以脈動(dòng)陣列方式連接的多個(gè)處理單元，數(shù)據(jù)和權(quán)重從不同方向至該由處理單元構(gòu)成的脈動(dòng)陣列中，各處理單元同時(shí)并行地對(duì)流經(jīng)它的數(shù)據(jù)進(jìn)行處理。該神經(jīng)網(wǎng)絡(luò)處理器可以達(dá)到很高的處理速度；同時(shí)多次重用了輸入數(shù)據(jù)，由此可在消耗較小的訪存帶寬的情況下實(shí)現(xiàn)較高的運(yùn)算吞吐率。

技術(shù)領(lǐng)域

本發(fā)明涉及神經(jīng)網(wǎng)絡(luò)技術(shù)，尤其涉及神經(jīng)網(wǎng)絡(luò)處理器體系結(jié)構(gòu)。

背景技術(shù)

深度學(xué)習(xí)近些年來(lái)取得了重大突破，采用深度學(xué)習(xí)算法訓(xùn)練的神經(jīng)網(wǎng)絡(luò)模型在圖像識(shí)別、語(yǔ)音處理、智能機(jī)器人等應(yīng)用領(lǐng)域取得了令人矚目的成果。深度神經(jīng)網(wǎng)絡(luò)通過(guò)建立模型來(lái)模擬人類(lèi)大腦的神經(jīng)連接結(jié)構(gòu)，在處理圖像、聲音和文本等信號(hào)時(shí)，通過(guò)多個(gè)變換階段分層對(duì)數(shù)據(jù)特征進(jìn)行描述。隨著神經(jīng)網(wǎng)絡(luò)復(fù)雜度的不斷提高，神經(jīng)網(wǎng)絡(luò)技術(shù)在實(shí)際應(yīng)用過(guò)程中存在占用資源多、運(yùn)算速度慢、能量消耗大等問(wèn)題。采用硬件加速器替代傳統(tǒng)軟件計(jì)算的方法成為提高神經(jīng)網(wǎng)絡(luò)計(jì)算效率的行之有效方式，例如利用通用圖形處理器、專用處理器芯片和現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)實(shí)現(xiàn)的神經(jīng)網(wǎng)絡(luò)處理器。

然而，由于神經(jīng)網(wǎng)絡(luò)處理器屬于計(jì)算密集型和訪存密集型處理器，一方面，神經(jīng)網(wǎng)絡(luò)模型中包括大量乘法加法運(yùn)算及其他非線性運(yùn)算，需要神經(jīng)網(wǎng)絡(luò)處理器保持高負(fù)載運(yùn)行，以保障神經(jīng)網(wǎng)絡(luò)模型的運(yùn)算需求；另一方面，神經(jīng)網(wǎng)絡(luò)運(yùn)算過(guò)程中存在大量的參數(shù)迭代，計(jì)算單元需要對(duì)存儲(chǔ)器進(jìn)行大量訪問(wèn)，這極大增加了對(duì)處理器的帶寬設(shè)計(jì)需求，同時(shí)增加了訪存功耗。

因此，需要對(duì)現(xiàn)有的神經(jīng)網(wǎng)絡(luò)處理器進(jìn)行改進(jìn)，以改善神經(jīng)網(wǎng)絡(luò)處理器的運(yùn)算效率并降低硬件開(kāi)銷(xiāo)。

發(fā)明內(nèi)容

因此，本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺陷，提供一種基于脈動(dòng)陣列的神經(jīng)網(wǎng)絡(luò)處理器。

本發(fā)明的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的：

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種神經(jīng)網(wǎng)絡(luò)處理器，包括控制單元、計(jì)算單元、數(shù)據(jù)存儲(chǔ)單元和權(quán)重存儲(chǔ)單元，所述計(jì)算單元在控制單元的控制下分別從數(shù)據(jù)存儲(chǔ)單元和權(quán)重存儲(chǔ)單元獲取數(shù)據(jù)和權(quán)重進(jìn)行神經(jīng)網(wǎng)絡(luò)相關(guān)的運(yùn)算；

其中所述計(jì)算單元包括陣列控制器和以脈動(dòng)陣列方式連接的多個(gè)處理單元，陣列控制器將權(quán)重和數(shù)據(jù)從不同方向加載至處理單元陣列中，每個(gè)處理單元對(duì)收到的數(shù)據(jù)與權(quán)重進(jìn)行運(yùn)算并將數(shù)據(jù)與權(quán)重沿不同方向傳遞給下一處理單元。

在上述技術(shù)方案中，所述處理單元陣列可以為一維脈動(dòng)陣列或二維脈動(dòng)陣列。

在上述技術(shù)方案中，所述處理單元可包括數(shù)據(jù)寄存器、權(quán)重寄存器、乘法器和累加器；

其中權(quán)重寄存器接收來(lái)自處理單元陣列的列方向上一個(gè)處理單元的權(quán)重，將其發(fā)到乘法器并傳遞給該方向的下一個(gè)處理單元；

數(shù)據(jù)寄存器接收來(lái)自處理單元陣列的行方向上一個(gè)處理單元的數(shù)據(jù)，將其發(fā)到乘法器并傳遞給該方向的下一個(gè)處理單元；

乘法器對(duì)輸入的數(shù)據(jù)和權(quán)重進(jìn)行乘法運(yùn)算，其輸出接入至累加器中與累加器中的數(shù)據(jù)進(jìn)行累加或與部分和輸入信號(hào)進(jìn)行加法操作后將計(jì)算結(jié)果作為部分和輸出。

在上述技術(shù)方案中，所述陣列控制器可以從所述處理單元陣列的行方向加載數(shù)據(jù)，從所述處理單元陣列的列方向加載權(quán)重。

在上述技術(shù)方案中，所述控制單元可從存儲(chǔ)單元中以行向量加載參與運(yùn)算的數(shù)據(jù)序列，以列向量的形式加載與該數(shù)據(jù)序列對(duì)應(yīng)的權(quán)重序列。

在上述技術(shù)方案中，所述陣列控制器可以分別按行號(hào)和列號(hào)從小到大的順序依次將數(shù)據(jù)序列和權(quán)重序列加載到處理單元陣列對(duì)應(yīng)的行和列中，相鄰行和相鄰列在進(jìn)入陣列時(shí)在時(shí)間上相差1個(gè)時(shí)鐘周期，并確保要進(jìn)行計(jì)算的對(duì)應(yīng)權(quán)重和數(shù)據(jù)是在同一時(shí)鐘周期下進(jìn)入處理單元陣列。