[發明專利]用于三維存儲器的晶圓三維集成引線工藝及其結構

有效

• 申請號: 201710775904.5
• 申請日: 2017-08-31
• 公開（公告）號: CN107644841B
• 公開（公告）日: 2019-01-01
• 發明（設計）人: 朱繼鋒;陳俊;胡思平;呂震宇
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/48
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 劉廣達

本發明提供一種晶圓三維集成引線工藝及其結構，該工藝可應用于三維存儲器晶圓的晶圓三維集成工藝中。通過在第一晶圓11和三維存儲器件14之間設置厚度為1微米的介質層13，并將用于金屬互聯的接觸孔15設置為與該介質層13接觸，本發明的目的就是要提供一種新的晶圓三維集成引線工藝及其結構，使得可以穿過較厚的器件層實現背面引線。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種晶圓三維集成引線工藝及其結構，該工藝可應用于三維存儲器晶圓的晶圓三維集成工藝中。

背景技術

半導體集成電路器件的不斷縮小使集成度不斷提高，目前每平方厘米的芯片面積上能夠集成超過10億個晶體管，而金屬互連線的總長度更是達到了幾十公里。這不但使得布線變得異常復雜，更重要的是金屬互連的延遲、功耗、噪聲等都隨著特征尺寸的降低而不斷增加，特別是全局互連的RC(電阻電容)延遲，嚴重影響了集成電路的性能。因此，金屬互連已經取代晶體管成為決定集成電路性能的主要因素。

芯片系統(SoC，System on a Chip)技術希望在單芯片上實現系統的全部功能，如數組、模擬、射頻、光電以及MEMS(Microelectromechanical Systems，微機電系統)，SoC發展中最大的困難是不同的工藝兼容問題，例如實現SoC可能需要標準COMS、RF、Bipolar以及MEMS等工藝，這些制造工藝的襯底材料都不同，幾乎不可能將其集成制造在通一個芯片上。即使襯底材料相同的模塊，在制造中也要考慮各電路模塊的制造可行性。

隨著電子設備及存儲器朝著小型化和薄型化發展，對芯片的體積和厚度也有了更高的要求。晶圓的三維集成是一種有效減小芯片體積和厚度的方案，這種技術將兩個或者多個功能相同或者不同的芯片通過鍵合集成在一起，即把一個大的平面電路分為若干邏輯上相關的功能模塊分布在多個相鄰的芯片層上，然后通過穿透襯底的三維垂直互連將多層芯片集成。這種集成在保持芯片體積的同時提高了芯片的性能；同時縮短了功能芯片之間的金屬互聯，使得發熱、功耗、延遲大幅度減少；大幅度提高了功能模塊之間的帶寬，在保持現有技術節點的同時提高了芯片的性能。三維互連可以集成多層不同工藝或不同襯底材料的集成電路，為異質芯片的SoC提供了良好的解決方案。三維互連都是物理互連，能夠解決多芯片異質集成、高帶寬通信和互連延遲等問題。

目前，晶圓的三維集成技術在圖像傳感器首先得到廣泛應用。在存儲器，系統整合等方面也開始逐漸發揮其優勢。如圖1所示，現有晶圓三維集成中的引線技術主要采用從第一晶圓01背面將正面制作的第一層金屬02打開露出，并通過金屬引線03連出的方式完成。當將上述晶圓三維集成引線工藝應用于三維存儲器技術中時，如圖2所示，由于三維存儲單元垂直于晶圓表面制作，在第一晶圓01正面表面與正面第一金屬層02之間有多達數微米的三維存儲器件層04，為將正面第一金屬層引出帶來極大困難。本發明的目的就是要提供一種新的晶圓三維集成引線工藝及其結構，使得可以穿過較厚的器件層實現背面引線，該工藝可以應用于三維存儲器晶圓的晶圓三維集成工藝中，從而解決上述技術問題。

發明內容

本發明的目的是通過以下技術方案實現的。

一種晶圓三維集成引線工藝，包括以下步驟：

提供一第一晶圓，該第一晶圓具有相對設置的正面和背面，該第一晶圓的正面至少部分區域上設置有接觸孔區域；

在該接觸孔區域中形成介質層，該介質層具有相對設置的頂面和底面，其中該頂面為朝向該第一晶圓正面的一側，該底面為朝向該第一晶圓背面的一側；

在該第一晶圓的正面至少包含介質層的區域上制造半導體器件，該半導體器件包括接觸孔，該接觸孔的一端與該介質層接觸；

將包括該半導體器件的第一晶圓的半導體器件一側與第二晶圓鍵合，并將該第一晶圓的背面進行減薄，減薄之后暴露出所述介質層；

在減薄后的該第一晶圓的背面表面上沉積第一保護層；