[發明專利]3D NAND混合鍵合工藝中補償晶圓應力的方法

有效

• 申請號: 201710775886.0
• 申請日: 2017-08-31
• 公開（公告）號: CN107731668B
• 公開（公告）日: 2018-11-13
• 發明（設計）人: 陶謙;胡禺石;呂震宇;陳俊;朱繼鋒;肖莉紅;戴曉望;姚蘭
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/18
• 分類號: H01L21/18
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 劉廣達

本發明提出一種3D NAND混合鍵合工藝中補償晶圓應力的方法，包括：在3D NAND晶圓正面沉積光阻層；在3D NAND晶圓背面沉積的張力膜；然后除去所述光阻層，并執行3D NAND晶圓與CMOS芯片的鍵合，最后將所述3D NAND晶圓背面張力膜粗糙化去除。本發明的方法可使得3D NAND晶圓與COMS芯片之間的晶圓弓差控制在+/?30微米之內，使得在鍵合時錯位減小，錯位控制在150nm之內，大大提高鍵合成功率。且在3D NAND晶圓的正面形成光阻層，避免了整個鍵合工藝過程中對于3D NAND晶圓的損壞。

技術領域

本發明涉及半導體制造領域，具體涉及一種3D NAND混合鍵合工藝中補償晶圓應力的方法。

背景技術

隨著對集成度和存儲容量的需求不斷提高，3D(三維)NAND存儲器應運而生。3DNAND存儲器是一種基于平面NAND存儲器的新型產品，這種產品的主要特色是將平面結果轉化為立體結構，大大節省了硅片面積，降低制造成本,增加了存儲容量。在3D NAND存儲器結構中，采用垂直堆疊多層數據存儲單元的方式，實現堆疊式的3DNAND存儲器結構，然而，其他的電路例如解碼器(decoder)、頁緩沖(page buffer)和鎖存器(latch)等，這些外圍電路都是CMOS器件形成的，CMOS器件的工藝無法與3D NAND器件集成在一起。目前，是分別采用不同的工藝形成3D NAND存儲器陣列和外圍電路，然后通過鍵合技術將兩者鍵合在一起。

三維集成電路需要在兩片晶圓鍵合的同時實現數千個芯片的內部互連，而這些需要對兩片晶圓進行導電性鍵合，一般導電性連接可通過單純的金屬鍵合工藝和鍵合強度更高的混合鍵合工藝來實現，由于單純的金屬鍵合工藝所能達到的強度并不理想，所以混合鍵合工藝是目前三維集成電路中鍵合工藝的首選。

混合鍵合技術是通過在晶圓的鍵合界面上的同時設置有金屬和絕緣物的鍵合工藝，并在鍵合過程中需要將兩片晶圓的鍵合界面上的金屬與金屬對齊、絕緣物與絕緣物對齊，并在一定的溫度條件下進行鍵合。由于在鍵合界面上至少同時存在著兩種不同膨脹系數的材質，使得晶圓在鍵合的過程中，其鍵合界面上的金屬和絕緣物在一定的溫度作用下，產生不同程度的應力形變，即不均勻形變，從而在鍵合界面上出現界面錯位，并最終導致鍵合失敗。

發明內容

本發明的目的即是為克服上述缺陷，提出一種3D NAND混合鍵合工藝中補償晶圓應力的方法，具體的技術方案如下：

一種3D NAND混合鍵合工藝中補償晶圓應力的方法，包括如下步驟：

步驟1：在3D NAND晶圓正面沉積光阻層；

步驟2：倒置所述3D NAND晶圓，并其置于固定卡盤上；

步驟3：在所述3D NAND晶圓背面沉積張力膜；

步驟4：再次倒置所述3D NAND晶圓并除去所述光阻層；

步驟5：將所述3D NAND晶圓正面向下，CMOS芯片待鍵合面向上，將兩者進行接觸，并進行混合鍵合工藝；

步驟6：將所述3D NAND晶圓背面張力膜粗糙化去除。

優選地，所述光阻層的厚度為1μm-2μm。

優選地，所述光阻層為光刻膠。

優選地，所述光刻膠為PR。

優選地，所述張力膜為氮化物膜或氧化物膜。

優選地，如果所述3D NAND晶圓是拉應力的，則沉積氮化物膜來平衡晶圓弓；如果所述3D NAND晶圓是壓應力的，則沉積氧化物膜來平衡晶圓弓。

優選地，所述氮化物膜的厚度可為0.1μm-1μm；所述氧化物膜的厚度可為0.1μm-1μm。

優選地，所述氧化物為氧化硅。