[發(fā)明專利]電路裝置、物理量測量裝置、電子設備和移動體

有效

• 申請?zhí)枺?/td>: 201710755396.4
• 申請日: 2017-08-29
• 公開（公告）號: CN107870555B
• 公開（公告）日: 2021-04-23
• 發(fā)明（設計）人: 堤昭夫;牧克彥
• 申請（專利權）人: 精工愛普生株式會社
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;鄧毅

電路裝置、物理量測量裝置、電子設備和移動體，能夠在DLL電路中減少延遲元件的延遲時間的偏差。電路裝置包含DLL電路和調整電路。DLL電路具有多個延遲元件，輸入使用第1振蕩元件生成的第1時鐘頻率的第1時鐘信號。調整電路輸入來自DLL電路的延遲元件的延遲時鐘信號、和使用第2振蕩元件生成且頻率比第1時鐘頻率低的第2時鐘頻率的第2時鐘信號，使用第1時鐘頻率與第2時鐘頻率的頻率差，調整DLL電路的延遲元件的延遲量。

技術領域

本發(fā)明涉及電路裝置、物理量測量裝置、電子設備和移動體等。

背景技術

以往，已知有對時鐘信號的1個周期進行分割來生成多相的時鐘信號的DLL電路。在DLL電路中，將時鐘信號輸入到具有多級延遲元件的延遲電路，以使該輸入時鐘信號與延遲電路的輸出時鐘信號的相位差成為時鐘信號的1個周期的方式，鎖定延遲電路的延遲時間。

此外，以往已知具有時間數字轉換電路的電路裝置。時間數字轉換電路將時間轉換為數字值。作為具有這樣的時間數字轉換電路的電路裝置的現有例，例如已知有專利文獻1～3所公開的現有技術。

在專利文獻1～3的現有技術中，使用所謂的游標延遲電路實現了時間數字轉換。在游標延遲電路中，使用作為半導體元件的延遲元件來實現時間數字轉換。

專利文獻1：日本特開2007-110370號公報

專利文獻2：日本特開2009-246484號公報

專利文獻3：日本特開2010-119077號公報

在上述DLL電路中，優(yōu)選的是，各延遲級的延遲時間是準確的。例如，在上述時間數字轉換中，延遲元件中的延遲時間越準確，越能夠提高時間數字轉換的精度。

但是，在現有的DLL電路中，統一調整了時鐘信號的1個周期的延遲。因此，存在如下課題：由于作為半導體元件的延遲元件的偏差(例如工藝偏差、溫度依存的偏差、電壓依存的偏差等)而使各延遲級的延遲時間發(fā)生偏差。例如在時間數字轉換中想要測量微小時間的情況下，需要生成微小的延遲時間，而相對于該微小的延遲時間，偏差的影響相對增大，導致轉換變得不準確。

發(fā)明內容

根據本發(fā)明的幾個方式，能夠提供一種能夠在DLL電路中減少延遲元件的延遲時間的偏差的電路裝置、物理量測量裝置、電子設備和移動體等。

本發(fā)明正是為了解決上述課題中的至少一部分而完成的，可作為以下形式或方式來實現。

本發(fā)明的一個方式涉及電路裝置，該電路裝置包含：DLL(Delay Locked Loop：延遲鎖定環(huán))電路，其具有多個延遲元件，輸入使用第1振蕩元件生成的第1時鐘頻率的第1時鐘信號；以及調整電路，其輸入來自所述DLL電路的所述延遲元件的延遲時鐘信號、和使用第2振蕩元件生成且頻率比所述第1時鐘頻率低的第2時鐘頻率的第2時鐘信號，使用所述第1時鐘頻率與所述第2時鐘頻率的頻率差，調整所述DLL電路的所述延遲元件的延遲量。

根據本發(fā)明的一個方式，使用第1時鐘頻率與第2時鐘頻率的頻率差，調整DLL電路的延遲元件的延遲量。由此，與以往那樣將DLL電路整體的延遲時間統一調整成為時鐘信號的1個周期的方法相比，能夠用頻率差調整DLL電路內的延遲元件的延遲量，能夠減少由于半導體工藝等的偏差而引起的延遲元件中的延遲時間的偏差。

此外，在本發(fā)明的一個方式中，也可以是，所述調整電路使用所述第1時鐘信號與所述第2時鐘信號的轉變時刻的時間差，調整所述DLL電路的所述多個延遲元件的延遲量。

第1時鐘信號與第2時鐘信號的轉變時刻的時間差每次增長與頻率差對應的時間差。根據本發(fā)明的一個方式，通過使用該轉變時刻的時間差調整多個延遲元件的延遲量，能夠使用第1時鐘頻率與第2時鐘頻率的頻率差來調整延遲量。