[發明專利]一種嵌入處理器的總線協議異步邏輯電路實現裝置

有效

• 申請號: 201710747446.4
• 申請日: 2017-08-28
• 公開（公告）號: CN107562674B
• 公開（公告）日: 2020-03-20
• 發明（設計）人: 李林;陳西昌;張小亮;張遠;袁慶;史漢臣;李琛;溫建新
• 申請（專利權）人: 上海集成電路研發中心有限公司;成都微光集電科技有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;陳慧弘

一種嵌入處理器的總線協議異步邏輯電路實現裝置，用于將嵌入處理器的存取時序邏輯轉換為標準AMBA的ahb_bus總線存取協議；該裝置包括由同一時鐘控制的嵌入處理器、總線協議異步邏輯模塊和AMBA模塊；在嵌入處理器總線的數據位寬和AMBA模塊的ahb_bus總線的數據位寬相互成倍數的情況下，不但可以處理跨時鐘域的嵌入處理器和系統總線間的數據交換，而且可以使用更多的位寬數據總線，在相同的時鐘頻率下同時傳輸更多的數據，提高了帶寬性能。本發明解決了特定嵌入處理器統一存取外部設備的接口問題，即以較小的邏輯電路資源，實現通用存取的目的。

技術領域

本發明涉及集成電路技術領域，尤其涉及屬于芯片硬件的邏輯設計，特別地涉及一種應用于嵌入處理器的總線協議異步邏輯電路實現裝置。

背景技術

自微處理器的問世以來，嵌入式系統得到了飛速的發展，嵌入式處理器毫無疑問是嵌入式系統的核心部分，嵌入式處理器直接關系到整個嵌入式系統的性能。通常情況下嵌入式處理器(例如，微控制單元MicroController Unit；MCU)被認為是對嵌入式系統中運算和控制核心器件總的稱謂，是嵌入式系統的核心，是控制、輔助系統運行的硬件單元。

嵌入式處理器設計方案眾多，架構各異，各有特色，但是從本質上看都是基于某個時鐘同步工作，嵌入式處理器依次發起讀入、等待、寫出等一系列數據交互操作。

本領域技術人員清楚，總線最根本的作用是把各種接口協議統一轉換，使得各個模塊可以交互數據。總線性能體現為：數據位寬width、時鐘延遲delay、工作頻率freq、潛伏周期latency、理論最大帶寬bandwidth、平均數據吞吐throughput、實測隨機讀寫綜合效率efficiency等參數。

一般總線上有以下四類基本操作：讀入Read、寫出Write、等待Stall、完成Done，分別簡記為R/W/S/D。一般地，嵌入處理器的存取接口包括尋址、讀入/寫出、等待、響應等多個階段。嵌入式處理器的接口協議是比較復雜的，可以包括指令和數據，一般包括讀入和寫出的不同方向。

請參閱圖1，圖1所示為現有技術中嵌入式處理器的單一寫出時序示意圖；如圖所示，嵌入處理器為32位機，Read為讀出請求信號，Write為寫入請求信號，Addr[31:2]為存取地址，BE[3:0]為寫字節有效，WData[31:0]為寫入數據，Stall為暫停等待標示，Clk為同步時鐘。

請參閱圖2，圖2所示為現有技術中嵌入式處理器的單一讀入時序示意圖。如圖所示，嵌入處理器為32位機，Read為讀出請求信號，Write為寫入請求信號，Addr[31:2]為存取地址，BE[3:0]為寫字節有效，WData[31:0]為寫入數據，Stall為暫停等待標示，RData[31:0]為讀出數據，RBE[3:0]為讀字節有效，Clk為同步時鐘。

從圖1和圖2可以看出，讀出請求信號Read/寫入請求信號Write操作是不可能同時發出的，即當圖1中的讀出請求信號Read操作為低電平，才可以進行單一寫入請求信號Write操作；同理，當圖2中的寫入請求信號Write操作為低電平時，才可以進行單一讀出請求信號Read操作。

一般地，嵌入式處理器為了提高性能，其工作頻率可能較高，而總線上連接的設備較多，同步總線的工作時鐘必須就低不就高，如果總線上連接的設備均工作在下限，它們的工作時鐘頻率不會很快，即存在不同時序之間性能的損耗，因此，嵌入式處理器存取接口的可移植性/兼容性至關重要。

為了解決這一矛盾，業界也考慮采用非對稱異步電路實現協議轉換，使嵌入處理器和與之相連的總線外設工作在不同頻率的情況下實現最大帶寬。然而，跨時鐘域的異步電路設計方法比較復雜。

發明內容