[發明專利]一種應用于嵌入處理器總線協議轉換橋接裝置

有效

• 申請號: 201710747423.3
• 申請日: 2017-08-28
• 公開（公告）號: CN107562673B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 李林;袁慶;張遠;張小亮;史漢臣;李琛;溫建新
• 申請（專利權）人: 上海集成電路研發中心有限公司;成都微光集電科技有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;陳慧弘

1.一種嵌入處理器總線協議轉換橋接裝置，用于將所述嵌入處理器的存取時序邏輯轉換為標準AMBA的ahb_bus總線存取協議；其中，所述嵌入處理器的數據位寬為N，且等于所述標準AMBA的ahb_bus總線位寬，N為2的冪次方；其特征在于，包括由同一時鐘控制的嵌入處理器、總線橋接邏輯模塊和AMBA模塊；

所述總線橋接邏輯模塊包括與所述嵌入處理器交互數據的第一接口單元、轉換單元和與所述AMBA模塊交互數據的第二接口單元；所述嵌入處理器輸出讀出請求信號Read、寫入請求信號Write、存取地址Addr[N-1:2]、寫字節有效BE[3:0]和寫入數據WData[N-1:0]輸出到所述第一接口單元，所述第一接口單元將暫停等待標示Stall、讀出數據RData[N-1:0]和讀字節有效RBE[3:0]輸入到所述嵌入處理器；所述第二接口單元將控制信號HTRANS[1:0]、存取地址總線HADDR[N-1:0]、寫入數據HWRITE和寫入數據總線HWDATA[N-1:0]輸入到所述AMBA模塊；所述AMBA模塊將所述總線狀態標示HREADY和讀出數據總線HRDATA[N-1:0]輸入到所述第二接口單元；

所述轉換單元執行如下操作：

所述嵌入處理器的存取地址Addr[N-1:2]擴展為所述AMBA模塊的存取地址總線HADDR[N-1:0]，其中，所述存取地址總線HADDR[N-1:0]的低兩位[1:0]對應所述嵌入處理器輸出的寫字節有效BE[3:0]或者保持寫字節有效BE[3:0]的兩位為0；

所述嵌入處理器輸出的讀出請求信號Read/寫入請求信號Write等效為所述AMBA模塊的寫入數據HWRITE；

所述嵌入處理器輸出的寫入數據WData[N-1:0]等效于所述AMBA模塊的寫入數據總線HWDATA[N-1:0]；

所述嵌入處理器的輸入暫停等待標示Stall來源于所述總線橋接邏輯模塊的輸出，所述暫停等待標示Stall的邏輯依賴于所述AMBA模塊的所述總線狀態標示HREADY；

所述嵌入處理器的輸入RData[N-1:0]來源于所述總線橋接邏輯模塊的輸出，其數值等于所述AMBA模塊的讀出數據總線HRDATA[N-1:0]的數值；所述嵌入處理器的輸入讀字節有效RBE[3:0]來源于所述總線橋接邏輯模塊的輸出，其邏輯依賴于所述嵌入處理器的輸出寫字節有效BE[3:0]，且與讀出數據RData[N-1:0]同時有效；

控制信號HTARNS對應于所述嵌入處理器的輸出讀出請求信號Read/寫入請求信號Write和寫字節有效BE[3:0]同時有效的情況。

2.根據權利要求1所述的裝置，所述N為8、16、32、64或128。