[發(fā)明專利]一種服務(wù)器主板抗電磁干擾電路

在審

• 申請?zhí)枺?/td>: 201710742267.1
• 申請日: 2017-08-25
• 公開（公告）號: CN107333389A
• 公開（公告）日: 2017-11-07
• 發(fā)明（設(shè)計）人: 黨杰
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: H05K1/02
• 分類號: H05K1/02
• 代理公司: 濟(jì)南誠智商標(biāo)專利事務(wù)所有限公司37105
• 代理人: 王汝銀

技術(shù)領(lǐng)域

本發(fā)明屬于服務(wù)器技術(shù)領(lǐng)域，尤其涉及一種服務(wù)器主板抗電磁干擾電路。

背景技術(shù)

電磁騷擾((Electromagnetic Compatibility，EMI)是一項嚴(yán)重并不斷增長的環(huán)境污染形式，其影響小至廣播接收時產(chǎn)生的讓人厭煩的噼啪聲，大至安全至關(guān)重要的控制系統(tǒng)崩潰而可能導(dǎo)致致命的事故，而輻射騷擾是電磁騷擾中最重要的干擾形式。

在服務(wù)器的主板中會使用大量的clock信號，經(jīng)常會使用clock buffer芯片，對晶振提供的clock進(jìn)行擴(kuò)容和增強(qiáng)。其通過一顆clock buffer芯片，將1路50M的clock信號轉(zhuǎn)為4路50Mclock信號，但是由于每款產(chǎn)品的設(shè)計需要不同，常常出現(xiàn)轉(zhuǎn)出的4路信號并不能完全使用，例如CLK3沒有被使用，該CLK3線路上的電阻和電容沒有上件，造成clock buffer芯片的這一條clock輸出線路懸空。

對clock信號中沒有使用的clock輸出線路進(jìn)行懸空處理，工作信號斷開，由于clock信號為高頻信號，即使線路被斷開，高頻信號仍要形成從源端到終端完整的回路，懸空的pin腳或者高速線路，在電磁場的作用下，和地之間產(chǎn)生寄生電容來“連通”回路，此時懸空的pin腳或者高速線路類似于“天線效應(yīng)”，返回電流路徑變大，返回電流通過寄生參數(shù)向外圍擴(kuò)散，產(chǎn)生嚴(yán)重的EMI問題。

同時，服務(wù)器主板背面離機(jī)箱壁很近，當(dāng)高頻雜訊電流借助等效電容，大量流入機(jī)箱殼體，當(dāng)雜訊電流流到機(jī)箱縫隙時，會加大輻射效應(yīng)，進(jìn)一步導(dǎo)致嚴(yán)重的EMI問題。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種服務(wù)器主板抗電磁干擾電路，旨在解決現(xiàn)有技術(shù)中clock buffer芯片懸空的pin腳或者高速線路類似于“天線效應(yīng)”，返回電流路徑變大，返回電流通過寄生參數(shù)向外圍擴(kuò)散，產(chǎn)生嚴(yán)重的EMI，以及機(jī)箱側(cè)壁與clock buffer芯片產(chǎn)生串?dāng)_的問題。

本發(fā)明是這樣實現(xiàn)的，一種服務(wù)器主板抗電磁干擾電路，所述服務(wù)器主板抗電磁干擾電路包括clock buffer芯片，所述clock buffer芯片設(shè)置在服務(wù)器主板的正面；

所述clock buffer芯片設(shè)有管腳BUF_IN、管腳CLKO、管腳CLK1、管腳CLK2、管腳CLK3、管腳GND、管腳VDD和管腳OE；

所述管腳BUF_IN連接clock信號輸入端，所述管腳CLKO、管腳CLK1和管腳CLK2分別對應(yīng)連接至clock信號輸出端，所述管腳CLK3引出的clock信號輸出線路處于懸空狀態(tài)；

所述管腳CLK3引出的clock信號輸出線路上設(shè)有返回通路，所述返回通路包括一匹配電阻R。

作為一種改進(jìn)的方案，所述管腳CLK3與所述clock信號輸出線路的懸空端之間設(shè)有第一電流節(jié)點，所述第一電流節(jié)點引出的線路上設(shè)有所述匹配電阻R，所述匹配電阻R的另一端接地。

作為一種改進(jìn)的方案，所述管腳BUF_IN與所述clock信號輸入端之間的線路上設(shè)有電阻R1。

作為一種改進(jìn)的方案，所述管腳CLK0與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻R2；

所述電阻R2與所述管腳CLKO之間的線路上設(shè)有第二電流節(jié)點，所述第二電流節(jié)點引出的線路上設(shè)有電容C1,所述電容C1的另一端接地。

作為一種改進(jìn)的方案，所述管腳CLK1與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻R3；

所述電阻R3與所述管腳CLK1之間的線路上設(shè)有第三電流節(jié)點，所述第三電流節(jié)點引出的線路上設(shè)有電容C2,所述電容C2的另一端接地。

作為一種改進(jìn)的方案，所述管腳CLK2與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻R4；

所述電阻R4與所述管腳CLK2之間的線路上設(shè)有第四電流節(jié)點，所述第四電流節(jié)點引出的線路上設(shè)有電容C3,所述電容C3的另一端接地。

作為一種改進(jìn)的方案，所述匹配電阻設(shè)置在靠近所述管腳CLK3的位置。

作為一種改進(jìn)的方案，所述返回通路的電流由clock buffer芯片發(fā)出端流向匹配電阻，再經(jīng)由地平面、然后返回clock buffer芯片發(fā)出端。

作為一種改進(jìn)的方案，所述匹配電阻的阻值為50歐姆。