[發(fā)明專利]半導體結(jié)構及其形成方法

有效

• 申請?zhí)枺?/td>: 201710735140.7
• 申請日: 2017-08-24
• 公開（公告）號: CN109427651B
• 公開（公告）日: 2021-05-04
• 發(fā)明（設計）人: 張冬平;王智東;吳端毅;徐立
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(fā)(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 北京集佳知識產(chǎn)權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結(jié)構及其形成方法，其中方法包括：提供基底；在部分基底上形成若干相互分立的第一犧牲層；在所述第一犧牲層的側(cè)壁上形成側(cè)墻，相鄰第一犧牲層和側(cè)墻之間具有第一開口以及第二開口；在所述第一開口內(nèi)形成第二犧牲層；形成所述第二犧牲層之后，去除第一犧牲層，形成第三開口；形成第三開口之后，以所述側(cè)墻和第二犧牲層為掩膜，刻蝕部分所述基底，在所述基底內(nèi)形成溝槽，所述溝槽位于第二開口和第三開口底部。所述方法形成的相鄰溝槽之間的距離不相同，以滿足半導體器件的不同需求。

技術領域

本發(fā)明涉及半導體制造領域，尤其涉及一種半導體結(jié)構及其形成方法。

背景技術

在半導體制造領域，光刻膠材料用于將掩膜圖形轉(zhuǎn)印到一層或多層的材料層中，例如將掩膜圖形轉(zhuǎn)印到金屬層、介質(zhì)層或半導體襯底上。但隨著半導體工藝的特征尺寸的不斷縮小，利用光刻工藝在材料層中形成小特征尺寸的掩膜圖形變得越來越困難。

為了提高半導體器件的集成度，業(yè)界已提出了多種雙重圖形工藝，其中，自對準雙重圖形(Self-Aligned Double Patterning，SADP)工藝即為其中的一種。

然而，現(xiàn)有技術中自對準雙重圖形工藝形成互連線的性能較差。

發(fā)明內(nèi)容

本發(fā)明解決的技術問題是提供一種半導體結(jié)構的形成方法，以提高自對準雙重圖形工藝形成的互連線的性能。

為解決上述技術問題，本發(fā)明實施例提供一種半導體結(jié)構的形成方法，包括：提供基底；在部分基底上形成若干相互分立的第一犧牲層；在所述第一犧牲層的側(cè)壁上形成側(cè)墻，相鄰第一犧牲層和側(cè)墻之間具有第一開口以及第二開口；在所述第一開口內(nèi)形成第二犧牲層；形成所述第二犧牲層之后，去除第一犧牲層，形成第三開口；形成第三開口之后，以所述側(cè)墻和第二犧牲層為掩膜，刻蝕部分所述基底，在所述基底內(nèi)形成溝槽，所述溝槽位于第二開口和第三開口底部。

可選的，所述側(cè)墻的厚度為：5納米～30納米。

可選的，所述第一犧牲層的形成步驟包括：在所述基底上形成第一犧牲膜；在所述第一犧牲膜上形成第一圖形膜；在所述第一圖形膜上形成第一底部抗反射層，所述第一底部抗反射層上具有第一光刻膠，所述第一光刻膠內(nèi)具有若干第一掩膜開口；以所述第一光刻膠為掩膜，刻蝕所述第一底部抗反射層和第一圖形膜，直至暴露出第一犧牲膜，形成第一圖形層；以所述第一圖形層為掩膜，刻蝕第一犧牲膜，直至暴露出基底，形成所述第一犧牲層。

可選的，部分所述第一掩膜開口沿平行于基底表面方向上的尺寸相同；或者，部分所述第一掩膜開口沿平行于基底表面方向上的尺寸不相同。

可選的，所述第一掩膜開口沿平行于基底表面的方向上的尺寸為：40納米～500納米。

可選的，部分所述第一開口沿平行于基底表面方向上的尺寸相同；部分所述第一開口沿平行于基底表面方向上的尺寸不相同。

可選的，所述第一開口沿平行于基底表面方向上的尺寸為：40納米～500納米。

可選的，所述第二開口沿平行于基底表面方向上的尺寸為：40納米～500納米。

可選的，所述第三開口沿平行于基底表面方向上的尺寸為：40納米～500納米。

可選的，所述第二犧牲層的形成步驟包括：在所述基底上、以及第一開口和第二開口內(nèi)形成第二犧牲膜，所述第二犧牲膜的頂部表面低于或者齊平于第一犧牲層的頂部表面；在所述第一犧牲層和第二犧牲膜上形成第二圖形膜；在所述第二圖形膜上形成第二底部抗反射層，所述第二底部抗反射層上具有第二光刻膠，所述第二光刻膠位于第一開口上；以所述第二光刻膠為掩膜，刻蝕第二底部抗反射層、第二圖形膜和第二犧牲膜，直至暴露出基底，形成第二圖形層和位于第二圖形層底部的第二犧牲層；形成所述第二圖形層和第二犧牲層之后，去除第二圖形層，暴露出第二犧牲層的頂部表面。