[發明專利]一種3D NAND閃存結構的制備工藝

有效

• 申請號: 201710733232.1
• 申請日: 2017-08-24
• 公開（公告）號: CN107731840B
• 公開（公告）日: 2019-01-29
• 發明（設計）人: 何佳;劉藩東;張若芳;王鵬;吳林春;張坤;夏志良;霍宗亮
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11578;H01L21/311;H01L21/316;H01L21/3105
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 董李欣

本發明提供了一種3D NAND閃存結構的制備工藝，通過在兩次CMP平坦化的工藝步驟中增加了磷酸溶液的濕法刻蝕工藝來有效去除O/N堆疊結構最上層的硬質氮化硅層和ONO堆疊結構中鄰近所述多晶硅插塞的一部分氮化硅存儲層，從而避免ONO堆疊結構中的氮化硅存儲層在水平方向上與多晶硅插塞平齊，進而避免了加壓時有電子穿過氧化物隧穿層而被氮化硅存儲層捕獲；同時，控制刻蝕后ONO堆疊結構中的氮化硅存儲層的高度高于頂層選擇柵(TSG)的高度，從而保證產品的性能。本發明的上述工藝能夠有效避免了摻雜離子的減少和閾值電壓的劣化，從而提高了產品的整體性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種3D NAND閃存結構及其制作方法，特別是一種能夠避免加壓時氮化硅存儲層捕獲電子、進而減少摻雜離子和影響頂層選擇柵閾值電壓的3D NAND閃存結構的制備工藝。

背景技術

隨著平面型閃存存儲器的發展，半導體的生產工藝取得了巨大的進步。但是最近幾年，平面型閃存的發展遇到了各種挑戰：物理極限，現有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決平面閃存遇到的困難以及最求更低的單位存儲單元的生產成本，各種不同的三維(3D)閃存存儲器結構應運而生，例如3D NOR(3D或非)閃存和3D NAND(3D與非)閃存。

其中，在NOR型結構的3D閃存中，存儲單元在位線和地線之間并聯排列，而在NAND型結構的3D閃存中，存儲單元在位線和地線之間串列排列。具有串聯結構的NAND型閃存具有較低的讀取速度，但是卻具有較高的寫入速度，從而NAND型閃存適合用于存儲數據，其優點在于體積小、容量大。閃存器件根據存儲單元的結構可分為疊置柵極型和分離柵極型，并且根據電荷存儲層的形狀分為浮置柵極器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，ONOS型閃存器件具有比浮置柵極型閃存器件更優的可靠性，并能夠以較低的電壓執行編程和擦除操作，且ONOS型閃存器件具有很薄的單元，并且便于制造。目前的ONOS型3DNAND閃存結構中，是通過將存儲器單元三維地布置在襯底之上來提高集成密度、其中溝道層垂直豎立在襯底上，柵極分為下層選擇柵、中層控制柵以及頂層選擇柵三部分，通過將柵極信號分布在三組柵電極中以減小信號之間的串擾。

常見的ONOS型3D NAND閃存結構的制備工藝種，通常包括如下步驟(如圖1a～1e所示)：

S1：沉積多晶硅插塞1，如圖1a所示；

S2：第一次平坦化處理，如圖1b所示，采用化學機械拋光(CMP)工藝平坦化所述多晶硅插塞(Poly Plug)1的表面以露出O/N堆疊結構最上層的硬質氮化硅層2；

S3：第二次平坦化處理，如圖1c所示，采用研磨速率較低的化學機械拋光(CMP)工藝平坦化以去除所述硬質氮化硅層2，并露出多晶硅插塞1和ONO堆疊結構中的氮化硅層3；

S4：沉積帽氧化層4，如圖1d所示；

S5：后端金屬制程工藝，如圖1e所示，形成漏極插塞(Drain Plug)5。

然而在上述制備工藝得到的ONO型3D NAND閃存結構中，ONO堆疊結構在溝道的側壁被沉積制備后，在后續過程中就不再會被去除，從而使得ONO堆疊結構距離漏極插塞很近。而在高電壓加壓時，如圖2所示，電子(圖中橢圓狀粒子)將會沿著電流通路(黑色曲線示意的路線)從漏極流向源極，但是在電子的遷移過程中，由于ONO堆疊結構與漏極插塞的距離過近，將難以避免的導致有部分電子會穿過氧化物隧穿層而被鄰近的氮化硅存儲層3捕獲，被氮化硅存儲層3捕獲的電子6將會減少器件的摻雜離子數量，并進而影響頂層選擇柵(Top Selective Gate，簡稱TSG)的閾值電壓(Vt)等性能，從而最終影響3D NAND閃存產品的整體性能。

因此，如何在加壓時盡量避免遷移的電子穿過氧化物隧穿層而被鄰近的氮化硅存儲層捕獲，一直為本領域技術人員所致力研究的方向。

發明內容