[發明專利]一種頂層選擇柵切線的光刻?刻蝕工藝方法

在審

• 申請號: 201710733223.2
• 申請日: 2017-08-24
• 公開（公告）號: CN107658308A
• 公開（公告）日: 2018-02-02
• 發明（設計）人: 何佳;劉藩東;楊要華;王鵬;吳林春;張若芳;夏志良;霍宗亮
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11529
• 分類號: H01L27/11529;H01L27/11551;H01L27/11573;H01L27/11578
• 代理公司: 北京辰權知識產權代理有限公司11619
• 代理人: 董李欣

技術領域

本發明涉及半導體制造領域，尤其涉及一種3D NAND閃存結構的制作方法，具體為一種減小頂層選擇柵切線關鍵尺寸的光刻-刻蝕工藝方法。

背景技術

隨著平面型閃存存儲器的發展，半導體的生產工藝取得了巨大的進步。但是最近幾年，平面型閃存的發展遇到了各種挑戰：物理極限，現有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決平面閃存遇到的困難以及最求更低的單位存儲單元的生產成本，各種不同的三維(3D)閃存存儲器結構應運而生，例如3D NOR(3D或非)閃存和3D NAND(3D與非)閃存。

其中，3D NAND以其小體積、大容量為出發點，將儲存單元采用三維模式層層堆疊的高度集成為設計理念，生產出高單位面積存儲密度，高效存儲單元性能的的存儲器，已經成為新興存儲器設計和生產的主流工藝。

同時，在目前的3D NAND結構中，是通過將存儲器單元三維地布置在襯底之上來提高集成密度、其中溝道層垂直豎立在襯底上，柵極分為下層選擇柵極、中層控制柵極以及頂層選擇柵極(Top Select Gate)三部分，通過將柵極信號分布在三組柵電極中以減小信號之間的串擾。具體地，上層和下層的器件用作選擇晶體管——柵極高度/厚度較大的垂直MOSFET，柵極介質層為常規的單層高k材料；中層的器件用作存儲單元串，柵極高度/厚度較小，柵極介質層為隧穿層、存儲層、阻擋層的堆疊結構。

其中，通常在指存儲區的中部設置有頂層選擇柵切線(Top Select Gate Cut)，以將指存儲區的頂層選擇柵(Top Select Gate)分割為兩部分，并且頂層選擇柵切線通常由氧化物材料形成，并且采用原子層沉積工藝(ALD)制備。通常是采用頂層選擇柵切線(Top Select Gate Cut)的刻蝕工藝，將ON堆疊頂層的2-3層(2-3Tiers)刻蝕掉，作為阻擋(Block)溝道，具體的制備工藝流程包括如下步驟(參見圖1a-1d)：

S1：形成多層堆疊結構，具體參見圖1a，首先，提供襯底10，所述襯底表面形成有多層交錯堆疊的層間介質層20及犧牲介質層30，所述犧牲介質層30形成于相鄰的層間介質層20之間；然后，采用化學機械研磨工藝使得頂層層間介質層20的表面平坦化；

S2：為形成頂層選擇柵切線(Top Select Gate Cut)進行硬掩模沉積，具體參見圖1b，在經平坦化處理的表面上形成復合硬掩模層40，所述復合硬掩模層40包括依次形成的無定形碳層(A-C)41作為吸光層、該無定形碳層(A-C)表面形成的SiON層42作為抗反射層；

S3：為形成頂層選擇柵切線(Top Select Gate Cut)進行光刻，具體參見圖1c，首先，在SiON層表面形成光刻膠層50；然后在需要形成選擇柵切線(Top Select Gate Cut)的位置60實施光刻以去除所述光刻膠層50；

S4：為形成頂層選擇柵切線(Top Select Gate Cut)進行刻蝕，具體參見圖1d，采用常規的刻蝕工藝，在前述光刻位置60形成頂層選擇柵切線(Top Select Gate Cut)的溝道70，并去除光刻膠層和復合硬掩模層以露出頂層層間介質層的表面；

S5：對頂層選擇柵切線(Top Select Gate Cut)溝道進行填充，具體為采用原子層沉積工藝(ALD)在溝道70中填充頂層選擇柵切線氧化物材料(未圖示)。

而在頂層選擇柵切線溝道的光刻工藝中S3中，先涂覆光刻膠層50并對其進行光刻，隨后利用光刻后的光刻膠圖案來對硬掩膜層40進行刻蝕，最后利用刻蝕出來的硬掩膜圖案來刻蝕溝道70。由此，光刻膠層50的光刻之后會定義一個光刻關鍵尺寸(PH CD)，并且在硬掩膜刻蝕之后會定義一個硬掩膜刻蝕關鍵尺寸(HM CD)，這兩個關鍵尺寸(即，光刻關鍵尺寸和硬掩膜刻蝕關鍵尺寸)基本上就限定了溝道的最終關鍵尺寸(Critical Dimension)。