[發明專利]面向物聯網的亞閾值CMOS電平轉換電路及實現方法

在審

• 申請號: 201710731861.0
• 申請日: 2017-08-23
• 公開（公告）號: CN107707246A
• 公開（公告）日: 2018-02-16
• 發明（設計）人: 曹元;邱少平
• 申請（專利權）人: 大家傳承網絡科技（深圳）有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京卓唐知識產權代理有限公司11541
• 代理人: 唐海力,韓來兵

1.一種亞閾值CMOS電平轉換電路，其特征在于，包括：輸入緩沖器、反饋回路的電流鏡、交叉耦合電路以及輸出緩沖器，所述輸入緩沖器作為低閾值電壓的反相器，所述交叉耦合電路的輸出經輸出緩沖器輸出，

所述反饋回路的電流鏡位于前級，與位于后級的交叉耦合電路相連，

所述反饋回路的電流鏡將輸入電壓提升至所述交叉耦合電路中NMOS的閾值之上。

2.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，所述反饋回路的電流鏡包括：第一正常閾值電壓PMOS、第二正常閾值電壓PMOS、第一高閾值電壓PMOS，

所述第一正常閾值電壓PMOS和第二正常閾值電壓PMOS的源極分別接高供電電壓，

所述第一正常閾值電壓PMOS的漏極接所述第一高閾值電壓PMOS的源極，

還包括：第一低閾值電壓NMOS、第二低閾值電壓NMOS，

所述第一低閾值電壓NMOS的源極接地，所述第二正常閾值電壓PMOS的漏極接所述第二低閾值電壓NMOS的漏極，所述第二低閾值電壓NMOS的源極接地，

所述第一正常閾值電壓PMOS和所述第二正常閾值電壓PMOS的柵極接所述第一正常閾值電壓PMOS的漏極，所述第一高閾值電壓PMOS的柵極接所述第二正常閾值電壓PMOS的漏極；

同時，將所述第一低閾值電壓NMOS的柵極作為所述電流鏡的第一輸入端接輸入緩沖器的一端，

將所述第二低閾值電壓NMOS的柵極作為所述電流鏡的第二輸入端接輸入緩沖器的另一端；

將所述第一正常閾值電壓PMOS的漏極作為所述電流鏡的第一輸出端，將所述第二正常閾值電壓PMOS的漏極作為所述電流鏡的第二輸出端。

3.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，所述交叉耦合電路包括：第三低閾值電壓NMOS、第四低閾值電壓NMOS、第四高閾值電壓PMOS以及第五高閾值電壓PMOS，

所述第四高閾值電壓PMOS和所述第五高閾值電壓PMOS的源極接高供電電壓，所述第四高閾值電壓PMOS的柵極接所述第五高閾值電壓PMOS的漏極，所述第五高閾值電壓PMOS的柵極接第四高閾值電壓PMOS的漏極；所述第三低閾值電壓NMOS的漏極接所述第四高閾值電壓PMOS的漏極，所述第四低閾值電壓NMOS的漏極接第五高閾值電壓PMOS的漏極，所述第三低閾值電壓NMOS的源極和第四低閾值電壓NMOS的源極接地；

將所述第三低閾值電壓NMOS的柵極接所述反饋回路的電流鏡的第二輸出端，

將所述第四低閾值電壓NMOS的柵極接所述反饋回路的電流鏡的第二輸出端；

將所述第五高閾值電壓PMOS的漏極作為所述亞閾值CMOS電平轉換電路的輸出端。

4.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，在所述反饋回路的電流鏡的第一輸入端接輸入電平。

5.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，在所述反饋回路的電流鏡的第二輸入端接輸入電平并通過所述輸入緩沖器輸出。

6.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，在所述輸入緩沖器的電源輸入端接低供電電壓。

7.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，所述輸出緩沖器接在亞閾值電平轉換器的輸出端。

8.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，所述輸出緩沖器的電源輸入端接高供電電壓。

9.根據權利要求1所述的亞閾值CMOS電平轉換電路，其特征在于，還包括：多閾值器件MTCMOS，用以減少輸入延遲。

10.一種亞閾值CMOS電平轉換電路的實現方法，其特征在于，包括如下步驟：

配置輸入緩沖器、反饋回路的電流鏡、交叉耦合電路以及輸出緩沖器，

將所述輸入緩沖器作為低閾值電壓的反相器，所述交叉耦合電路的輸出經輸出緩沖器輸出，

將所述反饋回路的電流鏡置于前級，與位于后級的交叉耦合電路相連，

通過所述反饋回路的電流鏡將輸入電壓提升至所述交叉耦合電路中NMOS的閾值之上。