[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710726800.5
• 申請日: 2017-08-22
• 公開（公告）號: CN109427582B
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，所述形成方法包括：提供襯底，所述襯底上具有鰭部，所述鰭部上形成有溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層；在所述溝道疊層上形成偽柵結構；在所述偽柵結構兩側的所述溝道疊層內形成開口；去除所述偽柵結構下方的部分犧牲層，在所述開口的側壁上形成凹槽；在所述凹槽內形成保護層。在所述犧牲層和所述應力層之間設置保護層，從而防止所述犧牲層去除過程中所述應力層受到損傷，減少應力層受損現象的出現，有利于提高應力層的質量，有利于改善所形成半導體結構的性能。

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的溝道長度不斷縮短。隨著溝道長度的縮短，晶體管源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力變差，從而引起所謂的短溝道效應(SCE：short-channel effects)更容易發生，使晶體管的溝道漏電流增大。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面晶體管向具有更高功效的三維立體式的晶體管過渡，如全包圍柵極(Gate-all-around，GAA)晶體管。全包圍柵晶體管中，柵極從四周包圍溝道所在的區域，與平面晶體管相比柵極對溝道的控制能力更強，能夠更好的抑制短溝道效應。

另一方面，為了提高晶體管溝道內載流子遷移率，應力層被引入以構成晶體管的源區和漏區：通過應力材料與溝道區材料的晶格失配，使應力層向晶體管的溝道區施加拉應力或者壓應力，進而提高晶體管的性能。

但是現有技術在將全包圍柵結構引入具有應力層的晶體管時，應力層容易受到損傷，進而導致所形成半導體結構性能的退化。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，以防止應力層受損，提高所形成半導體結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：

提供襯底，所述襯底上具有鰭部，所述鰭部上形成有溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層；在所述溝道疊層上形成偽柵結構；在所述偽柵結構兩側的所述溝道疊層內形成開口；去除所述偽柵結構下方的部分犧牲層，在所述開口的側壁上形成凹槽；在所述凹槽內形成保護層。

相應的，本發明還提供一種半導體結構，包括：

襯底，和位于所述鰭部上的溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層；偽柵結構，位于所述溝道疊層上；開口，位于所述偽柵結構兩側的所述溝道疊層內；保護層，位于所述偽柵結構下方犧牲層的側壁上。

與現有技術相比，本發明的技術方案具有以下優點：

在所述偽柵結構兩側形成開口之后，去除所述偽柵結構下方的部分犧牲層，在所述開口的側壁上形成凹槽；在所述凹槽內形成保護層；所述凹槽是通過去除部分犧牲層而形成的，因此所述凹槽的底部露出所述犧牲層的側壁，所以所述保護層位于所述犧牲層側壁上；后續在所述開口內形成應力層之后，所述保護層位于所述犧牲層和所述應力層之間；所以所述保護層能夠在后續去除所述犧牲層的過程中，防止應力層側壁露出，從而達到保護應力層的目的，能夠有效減少應力層受損現象的出現，有利于提高應力層的質量，有利于改善所形成半導體結構的性能。

本發明可選方案中，所述偽柵結構形成之后，形成所述開口之前，在所述偽柵結構的側壁上形成側墻；形成所述凹槽的過程中，所述凹槽的深度小于或等于所述側墻的厚度；通過對所述凹槽深度的控制，降低所述保護層形成過程對所述偽柵結構下方溝道區域的影響，防止溝道受損現象的出現，能夠在保證溝道質量的前提下，提高應力層的質量，有利于改善所形成半導體結構的性能。