[發明專利]一種FPGA片間高位寬數據傳輸的方法及裝置

有效

• 申請號: 201710725378.1
• 申請日: 2017-08-22
• 公開（公告）號: CN109426636B
• 公開（公告）日: 2021-10-01
• 發明（設計）人: 馮曉海;盛武斌;徐宏毅
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 姜春咸;馮建基

1.一種FPGA片間高位寬數據傳輸的方法，包括：

將第一片FPGA中待發送的并行數據與控制碼字打包組成數據子幀并寫入發射端隨機存儲器TX_RAM陣列中，所述TX_RAM陣列中的TX_RAM行數與當前SERDES的線速率、PCS接口數據位寬相匹配；其中，所述TX_RAM行數為（XA/Y）/L，X為所述SERDES的線速率，A為編碼效率，Y為待傳輸數據速率，L為所述PCS接口數據位寬；

將所述TX_RAM陣列中的數據子幀以列為單位按照時分復用TDM方式分時按行順序輸出；

通過比特間插奇偶校驗BIP處理將所述按行順序輸出的數據中控制碼字更換為上一子幀的BIP校驗碼字；

將所述BIP處理后的數據送入SERDES，以便SERDES并串轉換之后送到第二片FPGA。

2.根據權利要求1所述的方法，其特征在于，所述TX_RAM陣列中各TX_RAM的數據位寬與SERDES的物理編碼子層PCS接口數據位寬相匹配。

3.根據權利要求1所述的方法，其特征在于，所述將第一片FPGA中待發送的并行數據與控制碼字打包組成數據子幀并寫入TX_RAM陣列中之前，還包括：

根據當前SERDES的線速率、PCS接口數據位寬以及待傳輸數據速率，確定所述TX_RAM陣列中的TX_RAM行數，并根據所確定的TX_RAM行數形成所述TX_RAM陣列。

4.根據權利要求1所述的方法，其特征在于，所述將所述BIP處理后的數據送入SERDES之前，還包括：

將所述BIP處理后的數據進行加擾處理。

5.一種FPGA片間高位寬數據傳輸的方法，包括：

將來自SERDES PCS接口的數據寫入第二片FPGA的接收端隨機存儲器RX_RAM陣列，所述RX_RAM陣列中的RX_RAM行數與所述SERDES的線速率、PCS接口數據位寬相匹配；其中，所述RX_RAM行數為（XA/Y）/L，X為所述SERDES的線速率，A為編碼效率，Y為待傳輸數據速率，L為所述PCS接口數據位寬；

從所述第二片FPGA的RX_RAM陣列中按照列讀取數據，并刪除所述數據中最低字節的控制碼字或校驗碼字。

6.根據權利要求5所述的方法，其特征在于，所述將來自SERDES PCS接口的數據寫入第二片FPGA的RX_RAM陣列之前，還包括：

將所述來自SERDES PCS接口的數據進行解擾處理。

7.根據權利要求5所述的方法，其特征在于，所述將來自SERDES PCS接口的數據寫入第二片FPGA的RX_RAM陣列時，還包括：

將所述來自SERDES PCS接口的數據進行BIP校驗，并與隨路發送的BIP校驗碼字進行對比，以監測傳輸過程是否出現錯誤。

8.根據權利要求5所述的方法，其特征在于，所述將來自SERDES PCS接口的數據寫入第二片FPGA的RX_RAM陣列之前，還包括：

根據當前SERDES的線速率、PCS接口數據位寬以及待傳輸數據速率，確定所述RX_RAM陣列中的RX_RAM行數，并根據所確定的RX_RAM行數形成所述RX_RAM陣列。

9.根據權利要求5至8任一項所述的方法，其特征在于，所述將來自SERDES PCS接口的數據寫入第二片FPGA的接收端隨機存儲器RX_RAM陣列之前，還包括：

根據所述PCS接口輸出的數據和K碼指示信號判斷接收鏈路是否進入同步狀態，在進入同步狀態后接收所述來自SERDES PCS接口的數據；

將所述來自SERDES PCS接口的數據進行字節對齊調整，將K碼調整到最低字節。