[發(fā)明專利]半導體裝置

有效

• 申請?zhí)枺?/td>: 201710711611.0
• 申請日: 2017-08-18
• 公開（公告）號: CN108630668B
• 公開（公告）日: 2021-12-07
• 發(fā)明（設(shè)計）人: 河崎一茂;伊東干彥;小柳勝
• 申請（專利權(quán)）人: 東芝存儲器株式會社
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/535
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 楊林勳

本發(fā)明的實施方式提供一種能夠縮短貫通電極與外部端子之間的布線長度的半導體裝置。根據(jù)本發(fā)明的一實施方式，具備第1芯片、第2芯片及襯底。第1芯片設(shè)置著貫通電極。第2芯片配置著與所述貫通電極電連接的第1端子。襯底是在第1面配置著電連接于所述1端子的第2端子。當自相對于所述襯底的第1面垂直的方向觀察時，所述第1端子配置在較所述第2端子更靠內(nèi)側(cè)，且所述貫通電極配置在較所述第1端子更靠內(nèi)側(cè)。所述第1端子具備多個第1輸入輸出端子。所述第2端子具備多個第2輸入輸出端子。所述第1輸入輸出端子及所述第2輸入輸出端子中能夠輸入數(shù)據(jù)及時鐘中的至少任1個。

[相關(guān)申請]

本申請享有以日本專利申請2017-55239號(申請日：2017年3月22日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請是通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實施方式涉及一種半導體裝置。

背景技術(shù)

為實現(xiàn)半導體裝置的省空間化，有時將半導體芯片積層。為獲得積層所得的半導體芯片的電連接，存在使用被稱為TSV(Through Silicon Via，硅穿孔)的貫通電極的技術(shù)。此時，貫通電極有時經(jīng)由接口芯片連接于外部端子。

發(fā)明內(nèi)容

本發(fā)明的實施方式提供一種能夠縮短貫通電極與外部端子之間的布線長度的半導體裝置。

根據(jù)本發(fā)明的一實施方式，具備第1芯片、第2芯片及襯底。第1芯片設(shè)置著貫通電極。第2芯片配置著與所述貫通電極電連接的第1端子。襯底是在第1面配置著電連接于所述1端子的第2端子。當自相對于所述襯底的第1面垂直的方向觀察時，所述第1端子配置在較所述第2端子更靠內(nèi)側(cè)，且所述貫通電極配置在較所述第1端子更靠內(nèi)側(cè)。所述第1端子具備多個第1輸入輸出端子。所述第2端子具備多個第2輸入輸出端子。所述第1輸入輸出端子及所述第2輸入輸出端子中能夠輸入數(shù)據(jù)及時鐘中的至少任1個。

附圖說明

圖1(a)是表示第1實施方式的半導體裝置的概略構(gòu)成的剖視圖，圖1(b)是表示第1實施方式的半導體裝置的電極的配置例的俯視圖。

圖2(a)是表示第1實施方式的半導體裝置的外部端子與中間端子之間的布線路徑的一例的俯視圖，圖2(b)是表示第1實施方式的半導體裝置的中間端子間的布線路徑的一例的俯視圖，圖2(c)是表示第1實施方式的半導體裝置的中間端子與貫通電極之間的布線路徑的一例的俯視圖。

圖3(a)是表示第2實施方式的半導體裝置的中介層襯底的背面?zhèn)鹊耐獠慷俗拥呐渲美母┮晥D，圖3(b)及圖3(c)是表示第2實施方式的半導體裝置的中介層襯底的表面?zhèn)鹊闹虚g端子的配置例的俯視圖。

圖4是表示配置在第3實施方式的半導體裝置的控制器的中間端子及電路塊的配置例的俯視圖。

圖5(a)是表示圖4的控制器的數(shù)據(jù)輸出時的信號波形的時序圖，圖5(b)是表示圖4的控制器的數(shù)據(jù)輸入時的信號波形的時序圖。

圖6是表示配置在第4實施方式的半導體裝置的控制器的中間端子及電路塊的配置例的俯視圖。

圖7是表示第5實施方式的半導體裝置的系統(tǒng)構(gòu)成的一例的框圖。

具體實施方式

以下，參照附圖對實施方式的半導體裝置詳細地進行說明。此外，本發(fā)明并不受這些實施方式限定。

(第1實施方式)

圖1(a)是表示第1實施方式的半導體裝置的概略構(gòu)成的剖視圖，圖1(b)是表示第1實施方式的半導體裝置的電極的配置例的俯視圖。

在圖1(a)中，在半導體裝置設(shè)置著半導體芯片5、6、8及中介層襯底2。