[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710711275.X
• 申請日: 2017-08-18
• 公開（公告）號: CN109411414B
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(上海)有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/336;H01L27/088;H01L29/06;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構及其形成方法，其中，形成方法包括：分別在第一偽柵結構和第一側墻兩側的第一鰭部內形成第一源漏凹槽；在所述第一源漏凹槽的側壁和底部形成第一半導體層；在所述第一半導體層上形成填充所述第一源漏凹槽的第一源漏摻雜層。所述形成方法在第一源漏摻雜層與第一鰭部之間形成第一半導體層，降低第一源漏摻雜層與第一鰭部之間產生結面漏電流的風險，由此提高了半導體結構的電學穩定性和可靠性。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展。晶體管作為最基本的半導體器件，目前正被廣泛應用，傳統的平面晶體管對溝道電流的控制能力變弱，產生短溝道效應而導致漏電流，最終影響半導體器件的電學性能。

為了克服晶體管的短溝道效應，抑制漏電流，現有技術提出了鰭式場效應晶體管(Fin FET)，鰭式場效應晶體管是一種常見的多柵器件，鰭式場效應晶體管的結構包括：位于半導體襯底表面的鰭部和介質層，所述介質層覆蓋部分所述鰭部的側壁，且介質層表面低于鰭部頂部；位于介質層表面，以及鰭部的頂部和側壁表面的柵極結構；位于所述柵極結構兩側的鰭部內的源漏摻雜區。

然而，隨著半導體器件的密度提高，尺寸縮小，鰭式場效應晶體管的制造工藝難度提高，而所形成的鰭式場效應晶體管的性能變差，可靠性下降。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，通過在第一源漏摻雜層與第一鰭部之間形成第一半導體層，由此提高了半導體結構的整體性能，利于提高器件集成度。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區、所述襯底的第一區上具有第一鰭部，位于所述襯底上的隔離結構，所述隔離結構覆蓋所述第一鰭部的部分側壁；形成橫跨所述第一鰭部的第一偽柵結構，所述第一偽柵結構位于部分隔離結構上，且覆蓋所述第一鰭部的部分側壁和頂部表面；在所述第一偽柵結構的側壁形成第一側墻；在所述第一偽柵結構和第一側墻兩側的第一鰭部內分別形成第一源漏凹槽；在所述第一源漏凹槽的側壁和底部形成第一半導體層；在所述第一半導體層上形成填充所述第一源漏凹槽的第一源漏摻雜層。

可選的，所述第一半導體層的厚度為30?！?00埃。

可選的，所述第一半導體層的材料包括硅、鍺、碳化硅或硅鍺。

可選的，所述第一半導體層的形成工藝包括外延生長工藝。

可選的，所述第一源漏摻雜層具有摻雜離子，且所述摻雜離子濃度為8.0E20atom/cm³～1.8E21atom/cm³。

可選的，所述第一源漏摻雜層的形成工藝包括外延生長工藝。

可選的，在形成所述第一偽柵結構之前，還包括：在所述隔離結構上形成覆蓋所述第一鰭部部分側壁和頂部表面的偽柵氧化層。

可選的，所述襯底還包括第二區，所述襯底的第二區上具有第二鰭部；所述隔離結構還覆蓋所述第二鰭部的部分側壁；所述偽柵氧化層還覆蓋所述第二鰭部的側壁和頂部表面；形成橫跨所述第二鰭部的第二偽柵結構，所述第二偽柵結構位于部分隔離結構上，且覆蓋所述第二鰭部的部分側壁和頂部表面；在所述第二偽柵結構的側壁形成第二側墻；在所述第二偽柵結構和第二側墻兩側的第二鰭部內分別形成第二源漏凹槽；在所述第二源漏凹槽內填充第二源漏摻雜層。

可選的，在所述第一源漏凹槽的側壁和底部形成第一半導體層之前，還包括：在所述第二源漏凹槽的側壁和底部形成掩膜層。

可選的，所述掩膜層的厚度為10埃～40埃。

可選的，所述掩膜層的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。