[發(fā)明專利]一種基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法

在審

• 申請?zhí)枺?/td>: 201710706737.9
• 申請日: 2017-08-17
• 公開（公告）號: CN107563020A
• 公開（公告）日: 2018-01-09
• 發(fā)明（設(shè)計）人: 何業(yè)緣;季冬冬;張燕群
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H03L7/18
• 代理公司: 濟南舜源專利事務(wù)所有限公司37205
• 代理人: 劉曉政

1.一種基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于，包括如下步驟：

步驟1：將主板上系統(tǒng)時鐘作為時鐘分頻模塊的基準(zhǔn)輸入時鐘，輸入分頻基數(shù)N；

步驟2：判斷分頻基數(shù)N的奇偶性，選擇使用偶數(shù)分頻模塊或基數(shù)分頻模塊進行分頻，選定分頻模塊，關(guān)閉另一模塊；

步驟3：對基準(zhǔn)輸入時鐘采樣并分頻，得到期望的分頻時鐘；

步驟4：輸出時鐘。

2.根據(jù)權(quán)利要求1所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于，采用偶數(shù)分頻模塊進行分頻，對基準(zhǔn)輸入時鐘進行模值為N的計數(shù)，并在N/2與N計數(shù)處，分別翻轉(zhuǎn)分頻時鐘得到占空比為50%的N分頻時鐘。

3.根據(jù)權(quán)利要求1所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于，采用奇數(shù)分頻模塊進行分頻，分別對基準(zhǔn)輸入時鐘的上升沿與下降沿采樣，通過兩個計數(shù)器分別對時鐘上升沿與下降沿進行模值為N的計數(shù)，并在設(shè)定值與N計數(shù)處，分別翻轉(zhuǎn)分頻時鐘得到兩個非50%占空比的N分頻時鐘，然后將兩個分頻時鐘進行邏輯運算得到占空比為50%的分頻N時鐘。

4.根據(jù)權(quán)利要求3所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于，所述的奇數(shù)分頻模塊進行分頻，對基準(zhǔn)輸入時鐘上升沿與下降沿進行模值為N的計數(shù)，兩個計數(shù)器對應(yīng)的子分頻時鐘分別為初始電平為0的clk_1和 clk_2，并在（N+1）/2與N計數(shù)處分別翻轉(zhuǎn)clk_1和 clk_2，最后對兩個非50%占空比的 clk_1、 clk_2進行邏輯“或”運算得到占空比為50%的N分頻時鐘。

5.根據(jù)權(quán)利要求3所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于，所述的奇數(shù)分頻模塊進行分頻，對基準(zhǔn)輸入時鐘上升沿與下降沿進行模值為N的計數(shù)，兩個計數(shù)器對應(yīng)的子分頻時鐘分別為初始電平為0的clk_1和 clk_2，并在（N-1）/2與N計數(shù)處分別翻轉(zhuǎn)clk_1和 clk_2，最后對兩個非50%占空比的 clk_1、 clk_2進行邏輯“與”運算得到占空比為50%的N分頻時鐘。

6.根據(jù)權(quán)利要求1所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于，步驟4中：根據(jù)分頻基數(shù)N的奇偶性選擇偶數(shù)分頻模塊輸出時鐘或奇數(shù)分頻模塊得出的分頻時鐘作為時鐘分頻模塊的輸出時鐘。

7.根據(jù)權(quán)利要求1所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于：本方法可以通過基于CPLD/FPGA的分頻器實現(xiàn)，輸入引腳連接系統(tǒng)時鐘引腳，輸出引腳連接其它模塊的時鐘輸入引腳。

8.根據(jù)權(quán)利要求1所述的基于CPLD/FPGA的時鐘分頻模塊設(shè)計方法，其特征在于：通過Verilog代碼實現(xiàn)基于CPLD/FPGA的時鐘分頻模塊設(shè)計。