[發明專利]半導體器件及其制造方法

在審

• 申請號: 201710706315.1
• 申請日: 2017-08-17
• 公開（公告）號: CN107863342A
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 前田真一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L23/522
• 代理公司: 中原信達知識產權代理有限責任公司11219
• 代理人: 李蘭,孫志湧

相關申請的交叉引用

將于2016年9月21日提交的日本專利申請No.2016-183899的公開內容，包括說明書，附圖和摘要通過參考整體并入本文。

技術領域

本發明涉及一種半導體器件及其制造方法，且例如其優選應用于具有電容元件的半導體器件，電容元件包括作為電極之間的絕緣膜的氮化膜，氮化膜形成另一區域中的層間絕緣膜的一部分。

背景技術

眾所周知包括順序形成在半導體襯底主表面上的第一氧化硅膜，氮化硅膜以及第二氧化硅膜的層疊膜用作接觸層中的層間絕緣膜，且氮化硅膜用作另一區域中的電容元件的電極之間的絕緣膜。

而且，當電隔離形成在半導體襯底主表面上的互相相鄰的半導體元件時，存在不形成嵌入在半導體元件之間的半導體襯底的主表面中的絕緣膜的方法。具體地，存在使半導體元件之間的半導體襯底的主表面處于沒有摻雜劑的非摻雜狀態下的方法，或者在半導體襯底主表面上相互相鄰的第一導電類型的半導體區(電極)之間形成半導體元件以及形成不同于第一導電類型的第二導電類型的半導體區或第一導電類型的半導體區的方法。

日本未審專利申請公布No.2009-152445描述了一種包括順序形成在半導體襯底主表面上的第一氧化硅膜，氮化硅膜以及第二氧化硅膜的層疊膜用作接觸層的層間絕緣膜以及用作電容元件的絕緣膜。

發明內容

當采用作為層間絕緣膜的一部分的氮化硅膜作為電容元件的電極之間的絕緣膜時，形成電容元件的上電極以及層間絕緣膜上的布線以便接觸氮化硅膜的頂表面。但是，為了穩定具有作為下電極的半導體襯底的電容元件的電容特性，電容元件的電極之間的絕緣膜必須形成得較薄；相反，為了避免形成具有作為柵絕緣膜的層間絕緣膜的寄生MOSFET，層間絕緣膜必須形成得較厚。

當層間絕緣膜的一部分和電容元件的電極之間的絕緣膜的一部分由公共膜形成且電容元件的電極之間的絕緣膜形成得較薄時，除非層間絕緣膜形成得較厚，否則會出現根據寄生金屬氧化物半導體場效應晶體管(MOSFET)的操作而使半導體器件的可靠性退化的問題。

當處理形成在氮化硅膜上的金屬膜以單獨形成電容元件的上電極以及另外的布線時，存在金屬膜之下的氮化硅膜會在這種處理中被除去的擔心。在這種情況下，會出現污染物通過氮化硅膜之下的氧化硅膜流入半導體襯底的問題。

從說明書和附圖的描述將使其他目的和新穎的特征顯而易見。

說明書中公開的一個典型實施例的概要將如下簡述。

發明內容

根據一個實施例的半導體器件具有包括順序形成在半導體襯底上的第一氧化硅膜，氮化硅膜以及第二氧化硅膜的層間絕緣膜以及包括形成在半導體襯底的主表面上的下電極以及通過與氮化硅膜接觸的第三氧化硅膜形成在下電極以及氮化硅膜頂表面上的上電極的電容元件。

根據另一實施例的制造半導體器件的方法包括在第一區中的半導體襯底上的第一氧化硅膜上以及第二區中的半導體襯底上的第二氧化硅膜上形成氮化硅膜和第三氧化硅膜的步驟，因此除去第二區中的第二氧化硅膜以裸露出氮化硅膜的頂表面。此后，通過處理形成在半導體襯底上的導電膜，形成第一區中的第三氧化硅膜上的布線以及第二區中的氮化硅膜上的上電極。

根據該實施例，可提高半導體器件的可靠性。

附圖說明

圖1是根據本發明的實施例的半導體器件的頂視圖。

圖2是沿圖1的線A-A截取的截面圖。

圖3是根據本發明的實施例的半導體器件的頂視圖和截面圖。

圖4是根據制造過程中的該實施例的半導體器件的截面圖。

圖5是圖4之后的制造過程中的半導體器件的截面圖。

圖6是圖5之后的制造過程中的半導體器件的截面圖。

圖7是圖6之后的制造過程中的半導體器件的截面圖。

圖8是圖7之后的制造過程中的半導體器件的截面圖。

圖9是圖8之后的制造過程中的半導體器件的截面圖。

圖10是圖9之后的制造過程中的半導體器件的截面圖。

圖11是圖10之后的制造過程中的半導體器件的截面圖。

圖12是圖11之后的制造過程中的半導體器件的截面圖。

圖13是圖12之后的制造過程中的半導體器件的截面圖。

圖14是示出時間和泄漏電流之間關系的曲線圖。

圖15是根據本發明的實施例的變形例的半導體器件的截面圖。

圖16是作為比較例的制造過程中的半導體器件的截面圖。