[發明專利]SOI技術中的NVM裝置以及制造相應裝置的方法

有效

• 申請號: 201710701164.0
• 申請日: 2017-08-16
• 公開（公告）號: CN107768372B
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 史芬·拜耳;馬丁·特瑞史奇;史帝芬·費拉候史奇;A·亨克
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L27/11502
• 分類號: H01L27/11502;H01L27/11507
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及SOI技術中的NVM裝置以及制造相應裝置的方法，在一個態樣中，本發明提供一種半導體裝置，其包括：襯底結構，包括形成于基礎襯底上方的主動半導體材料以及形成于該主動半導體材料與該基礎襯底之間的埋置絕緣材料；鐵電柵極結構，設于該襯底結構的主動區中的該主動半導體材料上方，該鐵電柵極結構包括柵極電極及鐵電材料層；以及接觸區，形成于該鐵電柵極結構下方的該基礎襯底中。

技術領域

本發明通常涉及半導體裝置及方法，尤其涉及SOI技術中的非易失性存儲器裝置以及制造相應裝置的方法。

背景技術

在當前的電子設備中，集成電路(integrated circuit；IC)在不斷擴大的應用范圍中具有廣闊的適用性。尤其，在高性能及低能耗方面增加電子裝置的靈活性的需求推動開發具有尺寸甚至達到深亞微米(sub-micron)領域的特征的越來越緊湊的裝置，隨著當前的半導體技術傾向于生產尺寸在10納米級的結構，這種趨勢更甚。由于IC代表在通常為硅的半導體材料上集成的一組電子電路元件，與由獨立電路組件組成的分立電路相比，IC可被制作得較小。當今的大多數IC通過使用在具有給定表面面積的半導體襯底上集成的多個電路元件來實施，例如場效應晶體管(field effect transistor；FET)，也被稱作金屬氧化物半導體場效應晶體管((metal oxide semiconductor field effect transistor；MOSFET)或簡稱為MOS晶體管)，以及被動元件，如電阻器及電容器。通常，當今集成電路包括形成于半導體襯底上的數以百萬計的單個電路元件。

FET或MOSFET的基本功能是電子開關元件的功能，其中，流過位于兩個接觸區(被稱為源極與漏極)之間的溝道區的電流由柵極電極控制，該柵極電極設于該溝道區上方且相對源極及漏極向該柵極施加電壓。尤其，當向該柵極電極施加超過特征電壓電平的電壓時，MOSFET的導電狀態被改變，且該特征電壓電平(通常被稱作“閾值電壓”且下面被稱為Vt)特征化MOSFET的開關行為。一般來說，Vt主要依賴于晶體管的屬性，例如材料、尺寸等，從而所需Vt的實施包括在制程期間的多個步驟的調整及微調。

隨著持續縮小至深亞微米領域中的愈來愈小的技術節點(目前在22納米及以下)，出現各種問題及挑戰。例如，在極小的制程幾何難以保持MOS晶體管的溝道的電導率的精確控制。由于MOSFET的開關行為以MOSFET的閾值(threshold)電壓Vt為特征，因此半導體裝置的整個制程中的閾值Vt的定義及控制的精確設置對于實現半導體裝置結構的最佳功耗及性能是至關重要的。一般來說，有數個控制閾值電壓VT的因素，例如柵極氧化物厚度、柵極的功函數，以及溝道摻雜，主要代表獨立因素。半導體裝置向更先進技術節點的縮小導致先進半導體裝置的更快開關及更高的電流驅動行為，不過，代價是噪聲(noise)容限降低，漏電流增加以及功率增加。

目前，當今所構建的最常見的數字集成電路使用CMOS技術，其快速且提供高電路密度及低的單位柵極功率。CMOS裝置或(有時被稱為)“互補對稱金屬氧化物半導體”裝置利用互補及對稱的P型與N型MOSFET對。由于CMOS裝置的一個晶體管總是處于關狀態，因此，由于CMOS裝置中的互補MOSFET的串聯組合僅短暫地在開及關狀態(on-and off-state)之間切換期間吸取大量功率，CMOS裝置的兩個重要特征是CMOS裝置的高噪聲免疫力及低靜態功耗。因此，CMOS裝置不會產生與其它形式的半導體裝置例如晶體管-晶體管邏輯(transistor-transistor logic；TTL)或NMOS邏輯裝置一樣多的廢熱，該些其它形式的半導體裝置即使在不改變狀態時通常也具有一些駐流(standing current)。在當前的CMOS技術中，標準晶體管與IO裝置具有相同的高k介電質及金屬電極，而與標準裝置相比，IO裝置的SiO₂氧化物更厚。