[發明專利]半導體器件的形成方法

有效

• 申請號: 201710701136.9
• 申請日: 2017-08-16
• 公開（公告）號: CN109411413B
• 公開（公告）日: 2020-11-27
• 發明（設計）人: 王梓;張冬平;潘亞武
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(上海)有限公司
• 主分類號: H01L21/8232
• 分類號: H01L21/8232
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張振軍;吳敏

一種半導體器件的形成方法，所述方法包括以下步驟：提供半導體襯底，所述半導體襯底包括第一區域和第二區域，所述第一區域和第二區域中分別形成有柵極，所述柵極的頂部表面形成有硬掩膜層，所述第一區域中的硬掩膜層的厚度大于所述第二區域中的硬掩膜層的厚度；形成保護層，所述保護層覆蓋所述半導體襯底的表面與所述柵極的側壁，且暴露出所述硬掩膜層的頂部；刻蝕去除所述硬掩膜層；去除所述保護層；形成覆蓋所述半導體襯底和柵極的第一層間介質層；平坦化所述第一層間介質層直至暴露出所述柵極的頂部。本發明方案可以有效地避免硬掩膜層厚度不均勻對第一層間介質層平坦化工藝的影響。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體器件的形成方法。

背景技術

在多種半導體器件的工藝制程中，在柵極的頂部表面形成有硬掩膜層，以在離子注入等工藝中對柵極進行保護。通常所述硬掩膜層會在平坦化第一層間介質層(InterLayer Dielectric-1，ILD-1)的步驟中去除，以暴露出所述柵極的頂部。

但是，在現有技術中，容易發生在同一片晶圓上硬掩膜層厚度不均勻的問題，進而對后續工藝造成影響，并且使得平坦化后留下的柵極厚度不均勻，導致半導體器件的性能下降。

具體而言，可以是由于晶圓中心區域與邊緣區域的工藝精度的差異導致晶圓中心區域與邊緣區域的硬掩膜層厚度不一致，還可以是由于在多晶硅干法刻蝕(Poly Dry-etch)工藝中，對于長溝道器件和短溝道器件的硬掩膜層具有不同的刻蝕速率，導致刻蝕后在晶圓長溝道器件區域和短溝道器件區域的硬掩膜層厚度不一致。

發明內容

本發明解決的技術問題是提供一種半導體器件的形成方法，可以有效地避免硬掩膜層厚度不均勻對第一層間介質層平坦化工藝的影響。

為解決上述技術問題，本發明實施例提供一種半導體器件的形成方法，包括以下步驟：提供半導體襯底，所述半導體襯底包括第一區域和第二區域，所述第一區域和第二區域中分別形成有柵極，所述柵極的頂部表面形成有硬掩膜層，所述第一區域中的硬掩膜層的厚度大于所述第二區域中的硬掩膜層的厚度；形成保護層，所述保護層覆蓋所述半導體襯底的表面與所述柵極的側壁，且暴露出所述硬掩膜層的頂部；刻蝕去除所述硬掩膜層；去除所述保護層；形成覆蓋所述半導體襯底和柵極的第一層間介質層；平坦化所述第一層間介質層直至暴露出所述柵極的頂部

可選的，所述形成保護層包括：形成覆蓋所述半導體襯底的表面與所述柵極的側壁的初始層間介質層；對所述初始層間介質層進行回刻蝕；形成犧牲層以覆蓋所述硬掩膜層與所述初始層間介質層；去除所述犧牲層的一部分以形成所述保護層。

可選的，所述形成犧牲層以覆蓋所述硬掩膜層與所述初始層間介質層包括：采用第一等離子體刻蝕工藝對所述初始層間介質層刻蝕，刻蝕中產生的聚合物形成所述犧牲層。

可選的，所述第一等離子體刻蝕工藝采用的氣體包括以下一項或多項：氟離子、氯離子和碳離子。

可選的，所述第一等離子體刻蝕工藝采用的刻蝕溫度為60攝氏度至80攝氏度。

可選的，所述聚合物層的厚度為60納米至100納米。

可選的，所述犧牲層選自：聚合物層、光阻層、抗反射層和有機介質層。

可選的，所述去除所述犧牲層的一部分以形成保護層包括：采用第二等離子體刻蝕工藝去除所述犧牲層的一部分以形成所述保護層。

可選的，所述第二等離子體刻蝕工藝采用的氣體包括氧氣或氫氣。

可選的，對所述初始層間介質層進行回刻蝕之前，還包括：以所述硬掩膜層作為停止層，平坦化所述初始層間介質層。

可選的，在所述刻蝕去除所述硬掩膜層之前，還包括：去除所述硬掩膜層上的所述初始層間介質層，以全部暴露出所述硬掩膜層的頂部。